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1、硬件描述语言实验：四位加法器实验 实验报告姓名： 学号：班级： 时间：实验名称：四位加法器实验实验目的：进一步练习VHDL语言设计工程的建立与仿真的步骤和方法、熟悉VHDL语言基本设计实体的编写方法。实验环境：PC个人计算机、Windows XP操作系统、Quartus II集成开发环境软件。设计要求：设计一个四位加法器，实体名称为“adder4”,其引脚与功能分别如下表。adder4：端口模式端口名数据类型功能逻辑表达式说明in（输入）astd_logic_vector(3 downto 0)加数b加数cistd_logic低位进位out（输出）sstd_logic_vector(3 dow
2、nto 0)s(0) = a (0) xor b(0) xor cic0= (a(0) and b(0) or (a(0) and ci) or (b(0) and ci)和costd_logicco= (a(3) and b(3) or (a(3) and c2) or (b(3) and c2)高位进位adder4_2：端口模式端口名数据类型说明in（输入）astd_logic_vector(3 downto 0)加数b加数cistd_logic低位进位out（输出）sstd_logic_vector(3 downto 0)和costd_logic高位进位adder4_3：端口模式端口名数
3、据类型说明in（输入）Astd_logic_vector(3 downto 0)加数B加数Cistd_logic低位进位out（输出）Sstd_logic_vector(3 downto 0)和Costd_logic高位进位附：其中adder4_3中的实验要求应用一位全加器按如下电路图通过结构描述方式构造四位加法器。实验步骤： 建立工程：首先新建一个工程名为“adder4”的文件夹，其次在Quartrus II中新建同名的的工程，最后新建一个VHDL file的空白页面。 编辑代码：adder4：设置三个信号变量：signal c0,c1,c2 : std_logic;使s的每一位都为a、b对
4、应位上以及低进位的异或：（每一位都类似一位全加器，如0+1=1,0与1取异或结果也是1）s(0) = a(0) xor b(0) xor ci;使信号变量代表的中间低进位为a、b以及低进位两两取并再取或：（如若低进位ci=0，a、b都等于1，a+b=1+1=0，进位是1，则1与1取并为1,1与0取并为0,1与0取并为0,1、0、0取或为1，及得到进位结果也是1）c0 = (a(0) and b(0) or (a(0) and ci) or (b(0) and ci);同上，高进位取a、b最高位之和的进位即可：co NetlistViewers-RTLViewer显示出代码对应的电路图adder
5、4：adder4_2：adder4_3：实验仿真：adder4：adder4_2：adder4_3：仿真结果及分析：adder4：5+9=14，所以co=0，s=14；仿真结果符合13+9=22，所以co=1，s=6；仿真结果符合8+9=17，所以co=1，s=1；仿真结果符合8+15=23，所以co=1，s=7；仿真结果符合15+0=15，所以co=0，s=15；仿真结果符合根据以上计算和由波形图得到的结果可分析得，仿真的结果同所设计的硬件语言吻合，该设计是正确的。adder4_2：13+2=15，所以co=0，s=15；仿真结果符合7+10=17，所以co=1，s=1；仿真结果符合11+5=16，所以co=1，s=0；仿真结果符合根据以上计算和由波形图得到的结果可分析得，仿真的结果同所设计的硬件语言吻合，该设计是正确的。adder4_3：ci=1，14+13+1=28，所以有进位co=1，s=28-16=12；仿真结果正确ci=0，7+5=12，没有进位 co=0，s=12；仿真结果正确ci=0，3+2=6，没有进位 所以co=0，s=6；仿真结果正确ci=1,0+0+1=1，没有进位，所以 co=0，s=1；仿真结果正确综合分析：