《基于FPGA的实时测距雷达研究要点.docx》由会员分享，可在线阅读，更多相关《基于FPGA的实时测距雷达研究要点.docx（17页珍藏版）》请在三一文库上搜索。
1、基于FPGA勺实时雷达测距研究1脉冲积累的总体方案1.1结构框图输出脉冲本系统所用脉冲积累部分如图 4.1所示，包括A/D、同步累加、D/A脉冲再 生等几大模块，在整个系统中，脉冲积累部分起着至关重要的作用，将直接影响 到系统测距性能的好坏。脉冲再生输入眼总 A/D同步累加卜D/A -图4.1脉冲积累结构框图Figure 4.1 Block diagram of pulse accumulation包络检波器输出的模拟的回波信号经A/D变换转换成数字信号后，送到同步累加器中进行多个周期的同步累加，以增强接收信号信噪比，累加完成后的数字 信号再经D/A变换成模拟信号，再生出信噪比得到增强的接收信
2、号。同步累加器 是用数字化芯片来实现的。1.2 芯片及开发工具数字化芯片的选择，需要根据具体系统要求完成的数字信号处理算法进行最 优选择，本文防撞雷达脉冲积累所要用到的信噪比增强算法要求处理速度快，算 法结构相对简单，选用FPGA5片。考虑到算法要求芯片支持双口 RA阳能和终端 功能的可拓展性，同时考虑到充分利用资源以节约成本和尽量少用输入、输出管 脚以方便最终布线和制版，选定 Altera公司ACEX1原列的EP1K30TC144-35片, 集成度为3万门，总共I/O 口数目为14436。ACEX1K1基于可重构CMOS SRAM FPGA其内部主要包含一个用于实现寄存 器和特殊逻辑功能的增
3、强型嵌入式阵列EABffi用于实现一般功能的逻辑阵列 LAR这种基于SRAMtFPGA以实时的对内置的RAM扁程，实时的改变器件功能， 实现现场动态重配置，设计灵活，开发周期短38。选用开发软件为Quartus II 4.0 ，该软件提供了灵活的设计输入方式、丰富 的设计参考库和强大的仿真功能。本文根据具体模块的需求，采用了原理图输入 方式。2脉冲积累的必要性2.1 门限检测脉冲雷达测距是建立在对目标回波脉冲检测的基础上的，雷达的检测性能越 强，测距性能越好。在雷达接收机的输入端，微弱的回波信号总是和噪声及其它 干扰混杂在一起的。在一般情况下，噪声是限制微弱信号检测的基本因素。假如 只有信号而
4、没有噪声，任何微弱的信号在理论上都是可以经过任意放大而被检测 到的。雷达总是在噪声背景发现并检测目标，因此雷达检测能力实质上取决于信 号的信噪比。接收机噪声是宽频带的高斯噪声，雷达检测微弱信号的能力将受到与信号能 量谱占有相同频带的噪声能量所限制。由于噪声的起伏特性，判断信号的是否出 现成为一个统计问题，必须按照某种统计检测标准进行判断。雷达信号检测中广 泛使用奈曼-皮尔逊准则，这个准则要求在给定信噪比的条件下，满足一定虚警 概率Pfa时的发现概率Pd最大。这一准则的实现方法是将雷达接收机接收到的回波 信号脉冲与某一预设的门限电压 Vt进行比较，若包络幅度超过门限，则认为目标 存在，否则认为目
5、标不存在，这就是门限检测，如图 4.2所示。门限电压1时间图4.2门限检测Figure 4.2 Threshold detection门限检测是一种统计检测，由于信号叠加有噪声，因而输出是一个随机量。 在输出端根据振幅是否超过门限来判断有无目标存在，可能出现以下四种情况：(1)存在目标时，判为有目标，这是一种正确判断，称为发现，它的概率称 为发现概率 Pd (Detection Rate );(2)存在目标时，判为无目标，这是错误判断，称为漏报，它的概率称为漏 报概率 P1a (Losing Alarm Rate );(3)不存在目标时，判为无目标，称为正确不发现，它的概率称为发现概率Pan
6、(Alarm Non-detection Rate );(4)不存在目标时，判为有目标，称为虚警，它的概率称为虚警概率Pan (FalseAlarm Rate )。显然，这四个概率存在以下关系：Pd Pla = 1(4.1)Pan Pfa =1(4.2)每对概率只需知道其中一个就可以了，因此，我们只讨论常用的发现概率和虚警概率。1虚警概率Pfa通常加到接收机中频放大器上的噪声是宽带高斯噪声，其概率密度函数如下1,P(v)=(4.(3)p（v）dv是噪声电压处于v和v + dv之间的概率；。2是方差，噪声的均值为零，高斯 噪声通过窄带中频滤波器（具带宽远小于中心频率）后加到包络检波器，根据随机噪
7、声的数学分析可知，包络检波器输出端噪声电压振幅（幅值为r）的概率密度函数为/2、,、 rr一 八p(r)=2 exp 八 2 r 之0仃 2。J(4.(4)包络振幅的概率密度函数服从瑞利分布，设门限电平为Ut,噪声包络电压超过门限电平的概率分布为虚警概率 Pfa,它可以由下式求出：Pfa =P（Ut 二二）Utr exp1),CmC,最佳门限较大；当虚警风险小于漏检风险时f 1),最佳门限较小，理论推导Cm与实际情况相符。这个最佳门限是个近似的值，在实际设计中，可根据防撞雷达预设的检测风险(Cf和Cm)准则以及信号的信噪比求得相应的最佳门限， 使检测 错误判决产生的代价最小，测距性能最好。2.
8、3脉冲积累脉冲积累可以提高回波信号的信噪比。对n个脉冲观测的结果就是一个积累的 过程，积累可简单地理解为n个脉冲的叠加。积累可以在包络检波前完成，称为检 波前积累和中频积累。信号在中频积累时要求信号间有严格的相位关系，即信号 是相参的，所以又称为相参积累。积累也可以在包络检波器以后完成，称为检波 后积累或视频积累。由于信号在包络检波后失去了相位信息而只保留下幅度信息，因而检波后积累就不需要信号间有严格的相位关系，因此又称为非相参积累回波脉冲上叠加了噪声，幅度时大时小，但回波脉冲是周期性的，时间相关 的，而噪声是随机的，时间无关的，多个脉冲积累后可以有效的提高信噪比，从 而改善雷达的检测能力。下
9、面推导脉冲积累对信噪比的改善能力：设一个周期的目标回波R由理想回波信号S(t)和噪声N叠加而成,R(t) =S(t) N(t)(0 :二 t :二 T)(4.17)其中，S为确定信号，各个周期完全相同，而N(t)为随机信号，各个周期相互独立。则其信噪比为，(4.18)S= S(t)2 1N 厂 EN(t)2M个周期的目标回波简单叠加可表示为,“ Ri(t)八Si(t) N)M=M S(t)八 Ni(t)(4.19)i 1叠加后信号的信噪比为_2M S(t)M印 Ni(t)M2S(t)2MENi(t)2ENi(t)Nj(t) 1i 4由于各个周期的噪声满足统计独立条件，有ENi(t)Nj(t)
10、=0 y所以，令 一 M2S(t)2N MENi(t)2i 1 2_ M2S(t)2 2-M EN(t) =M，(4.22) “ l f g/、= r 0r t -h i ,：lnn-i_r；junr-R(Addr：十clockup cm旅味1Ipm_addjut)13哨僧I-, IMPII1 r -r i - r i w_C _, 3114Lllnr Dlh |?uPP -I - r -ir1 fr-r t rr -n-t r rF. - Ipftnwxidata 1戏匚dailm 口乖ins!?nesulll 日.IfjT/ddjub?1insf 0-.-U野诩田.咋加吐口 |d13.O:
11、i Ipm ram dpORAM ME3 F , Swren, rdadd理弱阻口 I irdsnresult|B.O&e灯 奸 好奸 品/*13dJiaOdifOl Jl3ld13.Ollpm muCodeConffirQUTTypeI 明3 Q| INPUT同仔i msl3CMTV： 包/_厂：m 二二；Ipmjwtntr 二；I I r I - 1和十1!54i i b ii)da|l 1 D|1_|) s即ul第rr-r-r i r lf-FF-rlf- 丁rr=:in冲：.：.：图4.6同步累加的原理图Figure 4.6 Schematic of synchronized accu
12、mulation in FPGA同步累加器原理图如图6.6所示，其主要由累加控制信号产生器 SelPulseGen, 码变换器，RAM地址产生器，双口 RAM lpm_ram_dp0累加器lpm_add_sub0 ,常 数零lpm_constant0、lpm_constant2和数据选择器等七大功能模块构成。其中， 码变换器又包含输入端由A/D输出的偏移二进制码到二进制补码的变换器CodeConverIN,输出端由二进制补码到D/A输入的偏移二进制码的变换器CodeConverOUTW个模块；RAM地址产生器由 9位计数器lpm_counterWraddr、 lpm_counterRdaddr
13、, 加法器 lpm_add_sub1、lpm_add_sub2 四个模块组成；数据 选择器由lpm_muxQ lpm_mux1、lpm_mux2三个模块组成。累加控制信号产生器 SelPulseGen产生控制累加周期的控制信号，在雷达同 步时钟的前10个周期，输出sel信号为高电平，第11个周期为低电平，其工作 时序见图（1）, selPulse为其输出的sel信号。RAM!址产生器用来产生双口 RAM 的读、写地址，其中写地址由lpm_counterWraddr 产生，读地址由与lpm_counterWraddr 元全 同步的计数器lpm_counterRdaddr 和力口法器 lpm_ad
14、d_sub1、lpm_add_sub2产生，lpm_add_sub1的其中一个加数设为十进制 常数3, lpm_add_sub2的其中一个加数设为十进制常数 1,当sel信号为高电平时， 读地址为写地址值加3,当sel信号为高电平时，读地址为写地址值加 1,后面在 介绍双口 RAM的工作时序时将详细介绍读、写地址产生的机理。数据选择器是同 步累加器中非常重要的部分，三个数据选择器的选通控制信号均为sel信号。s sclk45m SYNclkTSk selPulse rdad wradnHnn,nHnH图4.7同步累加的工作时序Figure 4.7 Sequence of synchronize
15、d accumulation同步累加器的核心是的能同时读写的双口 RAM其同时读写并不是指在同一时 刻对同一地址单元的同时读写，而是指在读出地址为 Ni的存储单元的同时能够对 地址为N2（N2 N。的存储单元进行写入，其边存储、边累加的功能是通过流水线 的方式完成的，这种流水线的工作方式有严格的时序要求。如图4.8所示，二 rTvmr一图4.8同步累加的工作时序Figure 4.8 Sequence of synchronized accumulation这是同步累加器在10, 11周期的工作局部（图（4.7 ）圆圈部分展开），即同步累 加器完成前10个周期的累加，在11周期读出RAMfr的数
16、据经码变换后，送到D/A 进行模数转换。存储器的读写、加法操作和A/D采样均在时钟clk的上升沿有效。 图中匕、t2、t3、t4取自第10个累加周期，在L时刻从RAM勺读出地址（rdad ） 256中读出数据；在12时刻，RAM俞出数据有效并与采样数据相加；在13时刻加法器输出求和结果；在t4时刻将累加结果 写入RAM勺写入地址（wrad ） 256之 中，一次累加完成。这一过程可概括为 3个步骤，读出、累加、写入。可以看出， 在前10个累加周期中，RAM勺写入地址滞后于读出地址3个时钟周期，才能保证 读出与写入的地址一致，即累加同步。t7、t8对应于第11周期的情形，在t7时刻双口 RAM卖
17、出地址260的同时对地址259清零，t8时刻双口 RAMS出地址261的同 时对地址260清零，这样就保证了所有存储器单元单元的数据依次读出同步累加的整体效果如图 6.8所示，为了增加图的可读性，增大回波脉冲的占空比为40%在每个回波脉冲期间，采样输出均为“ 3”，随着累加的进行，RAM 中对应时刻的值不断增加 3、6、9,10个周期的同步累加完成后，其值已经累 加成30,再用一数字门限（值为27）判决，输出再生脉冲zsm,STffcLli78Selpulse 0 sanp 0 3UILFigure 4.9 Simulation waveform of synchronized accumul
18、ation同步累加器性能分析同步累加器性能可以通过 RAM中对应回波脉冲的那一段数据的长度来判断。 对于如图所示的理想矩形回波脉冲，每个周期采样得到的数据完全县通，脉冲对 应的累加值应如图所示的那样随着周期的增加不断加倍，而且那段数据的长度与 脉冲宽度一样，脉宽恒定，其长度亦恒定。如果同步性能不好，累加过程中各周 期的数据出现相对“错位”，脉冲对应的那段数据会被展宽，错位严重时，同步累 加完全失效。不难发现，脉宽越宽，每个周期相关的样点越多，对同步累加的性能保障越 高。如果脉宽很宽，各周期有100个相关样点，出现前后几个点的错位后中间还有大部分点是对齐的，累加后虽然脉宽有所展宽，用后文的中点判决方法，还是 能正确求出距离；相反，如果脉宽极窄，每周期只有 1个相关样点，稍一错位, 累加就会失效。这点是系统设计在选择脉冲宽度和采样时钟频率时需要综合考虑