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1、 EDA 技术模拟试卷一参考答案：一、填空题（17 空，每空2 分，共 34 分）1 、 ASIC直译为 _专用集成电路 _2、 EDA即 _电子设计自动化 _ 。3、CPLD和 FPGA统称为 _高密度可编程逻辑器件_4、MAX7000 系列是 Altera 公司目前销量最大的产品,属于高性能 / 高密度的 _CPLD_5、FLEX10K系列是 Altera 公司推出的主流产品,属于高密度 ,高速度的 _FPGA_6、可编程逻辑器件的设计过程可以分为四个步骤_设计输入 _,_ 设计实现 _,_设计校验 _,_下载编程 _7、目前应用最广泛的 HDL(硬件描述语言 )有_VHDL_,_Veri
2、log-HDL_8、MAX+plus 提供了 CPLD/FPGA的设计 ,仿真和烧写的环境 ,是目前使用极为广泛的EDA开发工具之一 .9、构成一个完整的 VHDL语言程序的五个基本结构是实体，结构体，库，程序包，配置。二、选择题 (21 空，每空2 分，共42 分)1、 LIBRARY _A_;USE IEEE.STD_LOGIC_1164.ALL;A. IEEEB. STDC.WORK2、ENTITY counter ISPORT( Clk : INSTD_LOGIC;Q : BUFFER STD_LOGIC_VECTOR(2 DOWNTO 0);END _B_;A. counter23B
3、. counterC. work3、ENTITY counter ISPORT( Clk : INSTD_LOGIC;Q : BUFFER STD_LOGIC_VECTOR(2 DOWNTO 0);.ARCHITECTURE a OF _B_ISA. counter23B. counterC. work4、ARCHITECTURE a OF mux4ISBEGINEND _A_；A.aB.bC.c5、LIBRARY IEEE;USE IEEE._A_.ALL;A. STD_LOGIC_1164B. IEEE_LOGIC_1164C. WORK_LOGIC_11646、下列是一个四选一的数据选择
4、器的实体，S， A， B， C，D 是输入端， Y 是输出端ENTITY multi_4v ISPORT(S:_A_STD_LOGIC_VECTOR (1 DOWNTO 0);A,B,C,D:_A_STD_LOGIC;Y:_B_STD_LOGIC);END multi_4v;A.INB.OUT7、下面是一个计数器的实体，C.BUFFERclk 是输入端，q 是输出端ENTITY countclr ISPORT(clk:_A_ STD_LOGIC;q :_C_ STD_LOGIC_VECTOR(7 DOWNTO 0);END countclr;ARCHITECTURE one OF countc
5、lr ISBEGINA. IN B. OUT 8 ARCHITECTURE one _B_C. BUFFEROF multi_4v IS. END one;A.INB.BEGINC. END9PROCESS(clk)VARIABLE qtmp: STD_LOGIC_VECTOR(7 DOWNTO 0);_C_IF clk'event AND clk='1' THEN.END PROCESS;A.INB.ENDC. BEGIN10CASE D ISWHEN 0_A_ S_C_"0000001"-0A.=>B.>=C.<=11IF cl
6、r='0' THEN qtmp:="00000000"ELSE qtmp:=qtmp+1;_B_;A.END PROCESSB.END IFC. BEGIN12IF j='0' AND k='0' THEN NULL;_C_j='0' AND k='1' THENqtmp<='0'A.ELSEIFB.ELSE IFC. ELSIF13PROCESS(clk)VARIABLE qtmp: STD_LOGIC_VECTOR(7 DOWNTO 0);A.=>B.>=C
7、.:=14PROCESS(clk)_B_qtmp: STD_LOGIC_VECTOR(7 DOWNTO 0);BEGINA.VARIABLEB.SIGNALC. BEGIN15dout(4 DOWNTO 1)<=dout(3 DOWNTO 0);_C_<=dout(4);A. dout(1)B. dout(3)C.dout(0)16、进程（ process）语句是 _B_A. 顺序语句B.并行语句C.其它17、IF 语句是 AA. 顺序语句B.并行语句C.其它三、画出下列程序的原理图，并说明其功能。（每小题8 分，共 16 分）1、下面是四选一数据选择器的程序LIBRARY IEE
8、E;USE IEEE.STD_LOGIC_1164.ALL;ENTITY multi_4v ISPORT(SA,B,C,D: IN: INSTD_LOGIC_VECTOR (1 DOWNTO 0);STD_LOGIC;Y: OUTSTD_LOGIC);END multi_4v;ARCHITECTURE a OF multi_4v ISBEGINPROCESSBEGINIF (S="00") THENY<=A;ELSIF (S="01") THENY<=B;ELSIF (S="10") THENY<=C;ELSIF (
9、S="11") THENY<=D;END IF;END PROCESS;END a;2、下面是同步清零可逆计数器的程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY countud ISPORT(clk:IN STD_LOGIC;clr:IN STD_LOGIC;dire:IN STD_LOGIC;q:BUFFER STD_LOGIC_VECTOR(7 DOWNTO 0);END countud;ARCHITECTURE a OF countud ISBEG
10、INPROCESS(clk)BEGINIF clk'event AND clk='1' THENIF clr='0' THENq<="00000000"ELSIF dire='1' THENq<=q+1;ELSEq<=q-1;END IF;END IF;END PROCESS;END a；四、试用 VHDL语言编写一个七段共阴极LED管译码器程序（8 分）LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY sevenLED ISPORT(D : ININTE
11、GER RANGE 0 TO 9;S: OUT STD_LOGIC_VECTOR(0 DOWNTO 6) );END sevenLED ;ARCHITECTURE a OF sevenBCD ISBEGINPROCESS(D)BEGINCASE D ISWHEN 0 => S<="1111110"-0WHEN 1 => S<="0110000"-1WHEN 2 => S<="1101101"-2WHEN 3 => S<="1111001"-3WHEN 4 =>
12、S<="0110011"-4WHEN 5 => S<="1011011"-5WHEN 6 => S<="0011111"-6WHEN 7 => S<="1110000"-7WHEN 8 => S<="1111111"-8WHEN 9 => S<="1110011"-9WHEN OTHERS => S<="0000000"END CASE;END PROCESS;END a; ED
13、A 技术模拟试卷二参考答案：一、填空题（ 17 空，每空 2 分，共 34 分）1、 ASIC直译为 _专用集成电路_2、 EDA即 _电子设计自动化_ 。3、设计输入有多种表达方式,最常用的是 _原理图输入方式_和 _硬件描述语言输入方式_两种4、MAX7000 系列是 Altera 公司目前销量最大的产品,属于高性能 / 高密度的 _CPLD_5、FLEX10K系列是 Altera 公司推出的主流产品,属于高密度 ,高速度的 _FPGA_6、可编程逻辑器件的设计过程可以分为四个步骤_设计输入 _,_ 设计实现 _,_设计校验 _,_下载编程 _7、目前应用最广泛的HDL(硬件描述语言)有_
14、VHDL_,_Verilog-HDL_8、MAX+plus 提供了 CPLD/FPGA的设计 ,仿真和烧写的环境,是目前使用极为广泛的9、构成一个完整的VHDL语言程序的五个基本结构是实体，结构体，EDA开发工具之一.库，程序包，配置。二、选择题 (21 空，每空2 分，共 42 分 )1、 LIBRARY _A_;USE IEEE.STD_LOGIC_1164.ALL;A. IEEEB. STDC.WORK2、ENTITY counter ISPORT( Clk : INSTD_LOGIC;Q : BUFFER STD_LOGIC_VECTOR(2 DOWNTO 0);END_B_;A. c
15、ounter23B. counterC. work3、ENTITY counter ISPORT( Clk : INSTD_LOGIC;Q : BUFFER STD_LOGIC_VECTOR(2 DOWNTO 0);.ARCHITECTURE a OF _B_ISA. counter23B. counterC. work4、ARCHITECTURE aOF mux4ISBEGINEND _A_；A.aB.bC.c5、LIBRARY IEEE;USE IEEE._A_.ALL;A. STD_LOGIC_1164B. IEEE_LOGIC_1164C. WORK_LOGIC_11646、下列是一个
16、四选一的数据选择器的实体，S， A， B， C，D 是输入端， Y 是输出端ENTITY multi_4v ISPORT(S:_A_STD_LOGIC_VECTOR (1 DOWNTO 0);A,B,C,D:_A_STD_LOGIC;Y:_B_STD_LOGIC);END multi_4v;A.INB . OUTC.BUFFER7、下面是一个计数器的实体，clk 是输入端， q 是输出端ENTITY countclr ISPORT(clk:_A_ STD_LOGIC;q:_C_ STD_LOGIC_VECTOR(7 DOWNTO 0);END countclr;A.INB.OUTC. BUFF
17、ER8、ARCHITECTURE oneOF multi_4v IS_B_PROCESS.ENDone;A.INB.BEGINC. END9、PROCESS(clk)_C_.A.INB.ENDC. BEGIN10、CASE D ISWHEN 0_A_ S_C_"0000001"-0A.=>B. >=C. <=11、IF clr='0' THEN qtmp:="00000000"ELSE qtmp:=qtmp+1;_B_;A.END PROCESSB.END IFC. BEGIN12、IF j='0' AN
18、D k='0' THEN NULL;_C_j='0' AND k='1' THENqtmp<='0'A.ELSEIFB.ELSEIFC. ELSIF13、PROCESS(clk)VARIABLE qtmp: STD_LOGIC_VECTOR(7 DOWNTO 0);BEGINIF clk'event AND clk='1' THENIF clr='0' THEN qtmp_C_"00000000"A.=>B.>=C.:=14、PROCESS(clk)_B
19、_qtmp: STD_LOGIC_VECTOR(7 DOWNTO 0);BEGINIF clk'event AND clk='1' THENIF clr='0' THEN qtmp<="00000000"A.VARIABLEB.SIGNALC. BEGIN15、下面是循环移位寄存器的部分程序dout(4 DOWNTO 1)<=dout(3 DOWNTO 0);_C_<=dout(4);A. dout(1)B. dout(3)C.dout(0)16、元件例化语句是 _B_A. 顺序语句B. 并行语句C.其它17、CAS
20、E语句是 AA. 顺序语句B. 并行语句C.其它三、画出下列程序的原理图，并说明其功能。（每小题8 分，共 16 分）1、下面是 1 对 2 数据分配器的程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY demuti_2v ISPORT( D,S : INSTD_LOGIC;Y0,Y1 : OUT STD_LOGIC);END demuti_2v;ARCHITECTURE a OF demuti_2v ISBEGINPROCESSBEGINIF S='0' THENY0<=D;ELSEY1<=D;END IF;END
21、 PROCESS;END a;2、下面是同步清零可逆计数器的程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY countud ISPORT(clk:IN STD_LOGIC;clr:IN STD_LOGIC;dire:IN STD_LOGIC;q :BUFFER STD_LOGIC_VECTOR(7 DOWNTO 0);END countud;ARCHITECTURE a OF countud ISBEGINPROCESS(clk)BEGINIF clk'event AND
22、 clk='1' THENIF clr='0' THENq<="00000000"ELSIF dire='1' THENq<=q+1;ELSEq<=q-1;END IF;END IF;END PROCESS;END a;四、试用VHDL语言编写八选一数据选择器程序（8 分）LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY multi_8v ISPORT(S: INSTD_LOGIC_VECTOR (2 DOWNTO 0);A,B,C,D,E,F,G,H : INS
23、TD_LOGIC;Y: OUTSTD_LOGIC);END multi_8v;ARCHITECTURE a OF multi_8v ISBEGINPROCESSBEGINIF (S="000") THENY<=A;ELSIF (S="01") THENY<=B;ELSIF (S="010") THENY<=C;ELSIF (S="011") THENY<=D;ELSIF (S="100") THENY<=E;ELSIF (S="101") THE
24、NY<=F;ELSIF (S="110") THENY<=G;ELSIF (S="111") THENY<=H;END IF;END PROCESS;END a; EDA技术模拟试卷三一、选择题（16 分）：1、在A INVHDL 的端口声明语句中，用（B OUT）声明端口为输出方向。C INOUTD BUFFER2、在VHDL 的IEEE标准库中，预定义的标准逻辑位数据STD_LOGIC有（）种逻辑值。A2B3C8D93、嵌套使用IF 语句，其综合结果可实现_。A. 带优先级且条件相与的逻辑电路；B. 条件相或的逻辑电路；C. 三态控
25、制电路；D. 双向控制电路。4、大规模可编程器件主要有FPGA、CPLD两类，下列对 FPGA结构与工作原理的描述中，A FPGA是基于乘积项结构的可编程逻辑器件；B FPGA是全称为复杂可编程逻辑器件；C 基于 SRAM 的 FPGA器件，在每次上电后必须进行一次配置；D 在 Altera 公司生产的器件中，MAX7000S 系列属 FPGA结构。正确的是_。5、进程中的变量赋值语句，其变量更新是A按顺序完成B立即完成C在进程的最后完成D都不对_。6、在 VHDL 中， PROCESS结构是由（A并行B顺序和并行）语句组成的。C顺序D任何7、MAX+PLUSII工具软件实现原理图设计输入，应
26、采用（A图形编辑 B文本编辑）方式。C符号编辑D波形编辑8、MAX+PLUSII的设计文件不能直接保存在（A硬盘 B根目录）。C文件夹D工程目录二、填空题（16 分）：1、 ASSERT语句误级别有_、 _、 _等。2、 VHDL中有三种基本的数据对象，分别是_、 _、 _。3、 在 VHDL 语句中 ,“ - ”符号表示 _。4、 VHDL结构体的描述方式可分为_、 _、_等三种描述。5、在VHDL中，把“DATA”定义为信号，数据类型为整数型的语句是_ 。6、 在 VHDL 中，语句CLK EVENT AND CLK= 1表示 _。7、 MAX+PLUSII的设计输入通常有_、 _、 _等
27、三种方法。8、VHDL 程序文件的扩展名是_ 。三、 VHDL 程序填空：（ 10 分）- 8 位分频器程序设计D : IN _ (7 DOWNTO 0); FOUT : OUT STD_LOGIC );ENDPULSE;ARCHITECTURE one OF _ ISSIGNALFULL : STD_LOGIC;BEGINP_REG: PROCESS(CLK)_ CNT8 : STD_LOGIC_VECTOR(_ DOWNTO 0);BEGINIF _ THENIF CNT8 = "11111111" THENCNT8 _;-当 CNT8 计数计满时，输入数据D 被同步预
28、置给计数器FULL <= '1' -同时使溢出标志信号FULL输出为高电平ELSECNT8 _;-否则继续作加1 计数FULL <= '0'-且输出溢出标志信号FULL为低电平CNT8END IF;END IF;END PROCESS P_REG;P_DIV: PROCESS(_)VARIABLE CNT2 : STD_LOGIC;BEGINIF FULL'EVENT AND FULL = '1' THENCNT2 _; -如果溢出标志信号FULL为高电平， D 触发器输出取反IF CNT2 = '1' THE
29、N FOUT <= '1'ELSEFOUT <= '0'END IF;END IF;END PROCESS P_DIV;ENDone;四、用 VHDL 语言写出下面符号的实体（ENTITY）描述。（ 6 分）1、OR2F_ ADD ERACOUTCOUTCERAINS3BU3BINCOSU MCINSOSU M2、TRI_BUF8ENENDO UT7.0DO UT7.0DIN7.0DIN7.0五、判断下面程序中是否有错误，若有错误请改正；（6分）1、SIGNAL A,EN:STD_LOGIC;PROCESS(A,EN)VARIABLE B:STD_L
30、OGIC;BEGINIF EN= 1 THENB<=A;END;END PROCESS;2、 ARCHITECTURE ONE OF SAMPLE ISVARIABLE A， B， C：INTEGER；BEGINC<=A+B；END;六、根据给出程序画出图形符号并分析其功能（16 分）1、LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；ENTITY MUX ISPORT(D0,D1,D2,D3,A0,A1:IN STD_LOGIC;Y:OUT STD_LOGIC);END MUX;ARCHITECTURE RTL OF MUX ISSIGNAL A
31、:STD_LOGIC_VECTOR(1 DOWNTO 0);BEGINPROCESS(A0,A1)BEGINA<=A1&A0;CASE A ISWNEN “ 00”=>Y<=D0;WNEN “ 01”=>Y<=D1;WNEN “ 10”=>Y<=D2;WHEN OTHERS=>Y<=D3;END CASE;END PROCESS;END RTL;2、LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY LX3_4 ISPORT(
32、CLK:IN STD_LOGIC;J,K: IN STD_LOGIC;Q,QN:OUT STD_LOGIC);END LX3_4;ARCHITECTURE ONE OF LX3_4;SIGNAL Q_TEMP:STD_LOGIC:= 0 ;SIGNAL JK:STD_LOGIC_VECTOR(1 DOWNTO 0);BEGINJK<=J&K;PROCESS(CLK,J,K)BEGINIF CLK EVENT AND XLK= 0 THENCASE JK ISWHEN “00” =>Q_TEMP<=Q_TEMP; WHEN “ 01” =>Q_TEMP<=
33、0 ;WHEN “ 10” =>Q_TEMP<= 1 ;WHEN OTHERS=>Q_TEMP<=NOT Q_TEMP;END CASE;END IF;Q<=Q_TEMP;QN<=NOT Q_TEMP;END PROCESS;END ONE;七、设计题：（ 30 分）1、试编写一个完整VHDL程序，实现下图所示电路的功能；（ 14%）七、试用VHDL编写程序实现六十进计数器；（ 16%）要求： 1、具有异步清零功能；2、计数器的个位和十位采用BCD码方式输出； EDA技术模拟试卷三参考答案一、（每小题2 分）1、可编程逻辑单元、可编程输入/ 输出单元和可编程
34、连线2、NOTE（注意）、 WARING（警告）、 ERROR（错误）、FAIRLURE（失败）3、 常量、信号、变量4、 注释5、 行为描述、结构描述、寄存器描述6、 VARIABLE DATA：INTEGER；7、 信号 CLK的下降沿8、 图形输入、文本输入、波形输入9、（ 1）（ 3）、（2）10、VHD二、（每小题4 分）1ENTITYF_ADDER ISPORT（ AIN,BIN,CIN:IN STD_LOGIC;COUT,SUM:OUT STD_LOGIC);END F_ADDER;2 ENTITY TR_BUF8 IS PORT(EN: IN STD_LOGIC;DIN:IN
35、STD_LOGIC_VECTOR(7 DOWNTO 0); DOUT:OUT STD_LOGIC_VECTOR(7 DOWNTO 0);ENT TR_BUF8;三、 1 改为 : B:=A;END IF;（ 4 分）2 改为 : SIGNAL A,B,C:INTEGER; END ONE; （ 4 分）四、 l 功能为四选一数据选择器（ 4分），画出图形（4 分）2 功能为八位寄存器（4 分），画出图形（ 4 分）五、程序如下： （ 16 分）LIBRARY IEEEE；USE IEEE.STD_LOGIC_1164.ALL;ENTITY TI5 ISPORT(A,B,C,D: IN STD_
36、LOGIC;Y: OUT STD_LOGIC);END TI5;ARCHITECTURE ART OF TI5 IS BEGINY<=(A NAND B) OR(B AND C AND D);END ART;六、（ 16 分）Library ieee;Use ieee.std_logic_1164.all;Use ieee.std_logic_unsigned.all;Entity btod isPort(A : instd_logic_vector(3 downto 0);Y : out std_logic_vector(6 downto 0);End btod;Architectur
37、e a1 of btod isBeginProcess(d)BeginCase Aiswhen "0000“ => Y<= "0111111-0 ” ;when "0001“ => Y<= " 0000110-1” ;when "0010“ => Y<= " 1011011-2” ;when "0011“ => Y<= " 1001111-3” ;when "0100“ => Y<= " 1100110-4” ;when "0101“ => Y<= " 1101101-5” ;when "0110“ => Y<= " 1111101-6” ;when "0111“ => Y<= " 0000111-7” ;when“ 1000“ => Y<= “ 11