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1、本文档如对你有帮助，请帮忙下载支持！随着通信技术的发展， 标准化的基带-射频接口越来越受到各厂家的关注，在近几年内相继出现了 CPRI、 OBSAI 、 TDRI 接口标准。 CPRI 作为通用开放接口标准， 由于其实现上的经济简便性受到了多方厂家的支持， 设备供应商相继推出了基于 CRPI 协议标准的拉远产品，另一方面基于 CRPI 协议的交换机和路由器也在逐渐的成熟和推广。开放的通用接口为 3G 基站产品节约成本、提高通用性和灵活性提供了方便。CPRI 协议由爱立信、华为、 NEC 、北电和西门子五个厂家联合发起制定， 用于无线通讯基站中基带到射频之间的通用接口协议， 对其它组织和厂家开放
2、。 CPRI 大部分内容主要针对WCDMA 标准， 为其可实现良好服务。经分析， CPRI 协议同样适用于 TD-SCDMA 第三代移动通讯标准。 CPRI 协议横向分为物理层和数据链路层；纵向分为用户平面、控制管理平面和同步平面，具有图 1 所示的结构。硬件构架与实现CPRI 协议分析仪主要实现射频单元、基带单元的功能模拟。一方面采集数据进行协议分析，另一方面则产生模拟数据进行协议发送。基于图 1 的协议结构，分析仪由控制器、 CPRI 协议处理器、时钟处理以及对外接口四个主要功能单元构成，支持614.4Mbps、 1.2288Gbps和2.4576Gbps三种数据速率，原理框图如图 2示。
3、协议分析仪上高速信号较多，单组总线宽达64 位，时钟速率66.6MHz,差分线对速率2.5GbpSo对于宽数据总线和快时钟速率，信号集成设计至关重要，一方面要保证每一个关键信号的信号完整性，同时在时序上需要满足接收芯片对于信号采样点的需求， 以保证稳定无误的采样。本设计中采用了 Cadence提供的SigXplorer仿真设计工具，以 IBIS 作为仿真模型，对关键信号进行了预仿真和布线后仿真，同时对关键链路进行了严格的时序裕度计算。 文章限于篇幅， 以部分关键链路和关键信号的设计为例来展开，其他内容在此不再赘述。差分信号的端接和匹配CPRI 分析仪板卡上存在LVDS、 CML 和 LVPEC
4、L 等多种差分电平， 不同电平之间的互连需要精心地设计他们之间的匹配和端接， 以实现稳定可靠的工作。 LVPECL 到 LVDS 之间采用 DC 耦合， 图 3 和 图 4 显示了 61.44MHz 时钟在这种设计下的参数和仿真结果。时序计算分析所有的同步时序单沿采样分析建立在如下两个时序闭环公式的基础上：公式 :公式中各参数的含义及其来源可参考下表Tswitch 和 T flight 参数是唯一通过仿真来得到的参数，其准确性依赖于对 旧IS模型的正确使用，Cadence仿真工具SigXplorer可以直接生成仿真结果参数报表，比较方便。需要注意的是，驱动管脚的 BufferDelay 参数需
5、要处理好，否则可能引起这一参数在时序裕度计算过程中重复参与， 表 1 至表 6 是主控器与外设之间的时序裕度计算过程和结果。仿真计算结果显示， SDRAM 采样保持时间不足， 在实际操作中，将MCP的时钟相位相对 SDRAM时钟的相位滞后0.6ns解决问题。实际信号测试控制信号的实测眼图及其与采样时钟的相位关系见图5、图6。根据实测数据推算，地址信号和数据信号在SDRAM 处的采样时间裕度分别为2.8ns和1.2ns,与仿真计算结果一致。结论通过严格的信号仿真和时序裕度计算，实时的调整设计和对板卡的布局布线优化后，板卡性能表现良好，同时也减少了 PCB 的改版设计次数，节约了研发成本。在 GHz级的设计中，PCB的设计非常重要，传输线的特性阻抗控制，过孔的特性阻抗控制，端接匹配的设计对信号的影响不容忽略。对于过孔，由于成本和性能上需要均衡，多层板卡的 无用焊盘引入的电容负载增大， 在后续的 EDA 制图工具 本文档如对你有帮助，请帮忙下载支持!中，支持中间层多余焊盘删除的功能是必需的。 随着板卡集成度的提 高，仿真计算等工作越来越显得必要，凭经验设计的年代逐渐久远， 可预知的、可控制性设计需要渗透到每一个细节。