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1、Verilog- 教程 （ 第三版 ） 夏闻宇 - 第三部分练习题答案1.设计一个字节（8位）的比较器，要求：比 较两个字节的大小，如a 7: 0大于b 7: 0，则输出高电平，否则输出低电平；并改写 测试模型，使其能进行比 较全面的测试。模块源代码： 测试模块的源代码：timescale 1ns / 1ps module t;reg 7:0 a;reg 7:0 b;reg clock; wire out; initial begin a = 0;b = 0;clock=0;module compare(out ,a,b);input 7:0 a,b;output out;reg out;al
2、ways (a or b)beginif(ab)out=1;elseout=0;end endmodu leend仿真结果:由图有：当 a=8/ 01100101, b=8/ 00010010（即ab时），输出out为高电平；当a=8/00000001,b=8/ 00001101（即 a卜:川7口JS 一pint小而|IFMil(ULQ ,Qqqi _MlK1LC01：_勿成口P：O：F-=:二工；O1Z1L加1I11LOLlU.1mu丁一klllL0JH-Jjntii-LiulpllJDLl.JlLUJLomX1LQD1Q1触1gmX1Kdu JpnrnIt：触I口-：L(R,%I1Ln iiiii:L Win -11一一1