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1、2.3.1 Verilog语言的基本语法规则 2.3.2 变量的数据类型 2.3.3 Verilog程序的基本结构 2.3.4 逻辑功能的仿真与测试,2.3 硬件描述语言Verilog HDL基础,硬件描述语言HDL(Hardware Description Languag ) 类似于高级程序设计语言.它是一种以文本形式来描述数字系统硬件的结构和行为的语言,用它可以表示逻辑电路图、逻辑表达式，复杂数字逻辑系统所的逻辑功能。HDL是高层次自动化设计的起点和基础.,2.3 硬件描述语言Verilog HDL基础,计算机对HDL的处理:,逻辑综合 是指从HDL描述的数字逻辑电路模型中导出电路基本元件
2、列表以及元件之间的连接关系（常称为门级网表）的过程。类似对高级程序语言设计进行编译产生目标代码的过程.产生门级元件及其连接关系的数据库，根据这个数据库可以制作出集成电路或印刷电路板PCB。,逻辑仿真 是指用计算机仿真软件对数字逻辑电路的结构和行为进行预测.仿真器对HDL描述进行解释，以文本形式或时序波形图形式给出电路的输出。在仿真期间如发现设计中存在错误，就再要对HDL描述进行及时的修改。,2.3.1 Verilog语言的基本语法规则,为对数字电路进行描述（常称为建模），Verilog语言规定 了一套完整的语法结构。,1间隔符: Verilog 的间隔符主要起分隔文本的作用，可以使文本错落有致
3、，便于阅读与修改。 间隔符包括空格符（b）、TAB 键（t）、换行符（n）及换页符。,2注释符:注释只是为了改善程序的可读性，在编译时不起作用。 多行注释符(用于写多行注释): /* - */； 单行注释符 :以/开始到行尾结束为注释文字。,为了表示数字逻辑电路的逻辑状态，Verilog语言规定了 4种基本的逻辑值。,标识符:给对象（如模块名、电路的输入与输出端口、变量等）取名所用的字符串。以英文字母或下划线开始 如，clk、counter8、_net、bus_A 。 关键词:是Verilog语言本身规定的特殊字符串，用来定义语言的结构。例如，module、endmodule、input、ou
4、tput、wire、reg、and等都是关键词。关键词都是小写，关键词不能作为标识符使用 。,4逻辑值集合,3标识符和关键词,5常量及其表示,实数型常量,Verilog允许用参数定义语句定义一个标识符来代表一个常量，称为符号常量。定义的格式为： parameter 参数名1常量表达式1，参数名2常量表达式2，；如 parameter BIT=1, BYTE=8, PI=3.14;,常量,整数型,例如：3b101、5o37、8he3，8b1001_0011,2.3.2 变量的数据类型,1线网类型:是指输出始终根据输入的变化而更新其值的变量,它一般指的是硬件电路中的各种物理连接.,例:wire L
5、; /将上述电路的输出信号L声明为网络型变量 wire 7:0 data bus; /声明一个8-bit宽的网络型总线变量,寄存器型变量对应的是具有状态保持作用的电等路元件,如触发器寄存器。寄存器型变量只能在initial或always内部被赋值。,2、寄存器型,4种寄存器类型的变量,例： reg clock；/定义一个1位寄存器变量 reg 3:0 counter; /定义一个4位寄存器变量,2、每个模块先要进行端口的定义，并说明输入（input)和输出 （output),然后对模块功能进行描述。,2.3.3 Verilog程序的基本结构,Verilog使用大约100个预定义的关键词定义该语
6、言的结构,1、 VerilogHDL程序由模块构成。每个模块的内容都是嵌在关键词module和endmodule两个语句之间。每个模块实现特定的功能。,3、除了endmodule语句外，每个语句后必须有分号。,4、可以用/* - */和/对VerilogHDL程序的任何部分做注释。,模块定义的一般语法结构如下：,模块名,数据类型说明,例 用结构描述方式建立门电路Verloger模型,/Gate-level description of simple circuit module mux2to1(a, b, sel, out); input a, b, sel; /定义输入信号 output o
7、ut; /定义输出信号 wire selnot, a1, b1 ; /定义内部节点信号数据类型 /下面对电路的逻辑功能进行描述 not U1(selnot, sel); and U2(a1, a, selnot); and U3(b1, b, sel); or U4(out, a1, b1); endmodule,2.3.4 逻辑功能的仿真与测试,逻辑电路的设计块完成后，就要测试这个设计块描述的逻辑功能是否正确。为此必须在输入端口加入测试信号，而从其输出端口检测其结果是否正确，这一过程常称为搭建测试平台。根据仿真软件的不同，搭建测试平台的方法也不同。,图2.3.3 例2.3.1的仿真输出波形,