第五章时序逻辑电路.ppt

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1、第五章 时序逻辑电路,一、时序电路的特点,1. 逻辑功能特点,任何时刻电路的输出，不仅和该时刻的输入信号有关，而且还取决于电路原来 的状态。,2. 电路组成特点,输 入,输 出,由组合逻辑电路和存储电路两部分组成，其中存储电路(由记忆性元件触发器构成)必不可少。 存储电路的输出状态必须反馈到输入端,和输入信号共同确定时序电路的输出。,概 述,二、时序电路逻辑功能表示方法,1. 逻辑表达式,(1) 输出方程,(3) 状态方程,(2) 驱动方程,2. 状态表、卡诺图、状态图和时序图,JK 触发器,（也是时序电路）,三、时序逻辑电路分类,1. 按逻辑功能划分：,计数器、寄存器、读/写存储器、 顺序脉

2、冲发生器等。,2. 按时钟控制方式划分：,同步时序电路,电路中各个触发器共用一个时钟 CP，要更新状态的触发器同时翻转。,异步时序电路,电路中所有触发器没有共用一个 CP。,3. 按输出信号的特性划分：,Moore型,Mealy型,Q(tn),W(tn),5.1 时序电路的基本分析和设计方法,5.1.1 时序电路的基本分析方法,一、 分析的一般步骤,时序电路,时钟方程,驱动方程,状态图,时序图,CP 触 发 沿,特性方程,输出方程,状态方程,计算,列状态表,二、 分析举例,写方程式,时钟方程（可略）,输出方程,(同步),驱动方程,状态方程,特性方程,(Moore 型),【例 5.1.1】,解,

3、计算，列状态表,0 0 1,1,0 1 1,1,1 0 1,1,1 1 1,0,0 0 0,1,0 1 0,1,1,0 0 0,0 0 1,0 1 0,0 1 1,1 0 0,1 0 1,1 1 0,1 0 0,1 1 1,1 1 0,1,0 0 0,1,0 0 1,1,0 1 1,1,1 1 1,1,1 1 0,1,0,1 0 0,0 1 0,1,1 0 1,1,画状态图,000,001,/1,011,/1,111,/1,110,/1,100,/1,/0,有效状态和有效循环,010,101,/1,/1,无效状态和无效循环,能自启动：,存在无效状态，但没有形成循环,不能自启动：,无效状态形成循

4、环,所以，该电路不能自启动,能否自启动?,画时序图,CP下降沿触发,Q2,Q1,Q0,0 0 0,0 0 1,0 1 1,1 1 1,1 1 0,1 0 0,0 0 0,Y, 5.1.2 时序电路的基本设计方法,根据给定的逻辑功能，确定输入变量和输出变量及电路的状态数，并用相应的字母表示 定义输入、输出变量和电路的状态，并对电路的状态进行编号 画出原始的状态图或列出原始的状态表,时序电路的设计是根据已知逻辑功能，设计出能够实现该逻辑功能的最简单的电路。,【设计步骤】 1） 进行逻辑抽象，得出原始状态图,2）状态化简：合并等价状态 3）状态分配：据电路的状态数M确定所用触发器数目n所需满足的式子

5、：,4）确定触发器的类型，并求出电路的状态方程、驱动方程和输出方程：确定触发器类型(JK或D)后，根据状态图求出状态方程和输出方程，进而求出驱动方程 5）画逻辑图:根据驱动方程和输出方程 6）判断电路能否自启动,然后给电路的每种状态分配与之对应的触发器状态组合,设计一般步骤：,时序逻辑 问题,逻辑 抽象,状态图 （表）,状态 化简,最简图 （表）,状态方程,求出 驱动方程,选定触发 器的类型,逻辑 电路图,检查能否 自启动,2. 设计举例,按如下状态图设计时序电路。,解,已给出最简状态图，若用同步方式：,输出方程,Y,0,0,0,0,0,1,为方便，略去右上角 标n。,状态方程,1,0,1,0

6、,1,0,0,1,0,0,0,1,1,【例 5.1.2】,选用 JK 触发器,驱动方程,约束项,逻辑图,Y,1,检查能否自启动,110111000,能自启动,/0,/1,(Moore型),1/1,【例 5.1.3】,设计 一个串行数据检测电路，要求输入 3 或 3 个以上数据1时输出为 1，否则为 0。,解,逻辑抽象，建立原始状态图,S0 原始状态(0),S1 输入1个1,S2 连续输入 2 个 1,S3 连续输入 3 或 3 个以上 1,S0,S1,S2,S3,X 输入数据,Y 输出数据,0/0,1/0,0/0,1/0,0/0,0/0,1/1,状态化简,0/0,0/0,状态分配、状态编码、状

7、态图,M = 3，取 n = 2,S0 = 00,S1 = 01,S2 = 11,选触发器、写方程式,选 JK ( ) 触发器,同步方式,输出方程,Y,0,0,0,0,0,1,Q1,1,Q0,1,状态方程,驱 动 方 程,约束项,逻 辑 图,Y,(Mealy 型),无效状态 10,10,00,0/0,11,1/1,能自启动,5.2 计数器 (Counter),5.2.1 计数器的特点和分类,一、计数器的功能及应用,1. 功能：,对时钟脉冲 CP 计数。,2. 应用：,分频、定时、产生节拍脉冲和脉冲序列、进行数字运算等。,二、计数器的特点,1. 输入信号：,计数脉冲 CP,Moore 型,2.

8、主要组成单元：,时钟触发器,三、 计数器的分类,按数制分：,二进制(2n进制)计数器 十进制计数器 N 进制(任意进制)计数器,按计数 方式分：,加法计数器 减法计数器 可逆计数 (Up-Down Counter),按触发器翻转是否同步分：,同步计数器 (Synchronous ) 异步计数器 (Asynchronous ),按开关 元件分：,TTL 计数器 CMOS 计数器,一、二进制同步计数器,1. 3位二进制同步加法计数器,(1) 结构示意框图与状态图,输入计数脉冲,送给高位的进位信号,5.2.2 二进制计数器,排列： Q2n Q1n Q0n,f,f/2,f/4,f/8,f/8,所以，计

9、数器也称为分频器,FF2、FF1、FF0,Q2、Q1、Q0,设计方法一：,按前述设计步骤 (2)(3)(4)（P297 299）（具体过程略）可得：,(2) 分析和选择触发器,C = Q2n Q1n Q0n,J0= K0 = 1,J1= K1 = Q0,J2= K2 = Q1Q0,FF2、FF1、FF0,Q2、Q1、Q0,设计方法一：,按前述设计步骤 (2)(3)(4)（P297 299）（具体过程略）可得：,(2) 分析和选择触发器,C = Q2n Q1n Q0n,J0= K0 = 1,J1= K1 = Q0,J2= K2 = Q1Q0,J0= K0 =1,J1= K1 = Q0,J2= K

10、2 = Q1Q0,串行进位,触发器 负载均匀,并行进位,低位触发 器负载重,用T 触发器(由JK触发器转换而成)构成的逻辑电路图,设计方法二：,按计数规律进行级联,C = Q2n Q1n Q0n,J0= K0 = 1,J1= K1 = Q0,J2= K2 = Q1Q0,= T0,= T1,= T2,(5),n 位二进制同步加法计数器级联规律：,(6) 用T 型触发器构成的逻辑电路图(将Ti归入时钟方程),T0 = 1,T1=Q0n,T2= Q1n Q0n,(7) 计数器计数容量、长度或模的概念,即为计数器能够记忆输入脉冲的数目，也即电路的有效状态数 M 。,3 位二进制同步加法计数器：,000

11、0,1111,/1,4 位二进制同步加法计数器：,000,111,/1,n 位二进制同步加法计数器：,Borrow,若用T 触发器：,2. 3 位二进制同步减法计数器, 向高位发出的借位信号,T0 = 1,级联规律：,3. 3 位二进制同步可逆计数器,(1) 单时钟输入二进制同步可逆计数器,加/减 控制端,加计数,T0 = 1、T1= Q0n、 T2 = Q1nQ0n,减计数,(2) 双时钟输入二进制同步可逆计数器,加计数脉冲,减计数脉冲,CP0= CPU+ CPD,CPU 和CPD 互斥,CPU = CP，CPD= 0,CPD= CP，CPU= 0,4. 集成二进制同步计数器,(1) 集成

12、4 位二进制同步加法计数器,引脚排列图,逻辑功能示意图,0 0 1 1,1) 74LS161 和 74LS163,74161的状态表,CTP = CTT = 1,二进制同步加法计数,CTPCTT = 0,保持,若 CTT = 0,CO = 0,若 CTT = 1,74163,Q3 Q0 = 0000,同步并行置数,异步清零,Q3 Q0 = D3 D0,同步清零,2) CC4520,EN使能端 (也可作计数脉冲输入),CP计数脉冲输入 (也可作使能端),CR异步清零,(2) 集成 4 位二进制同步可逆计数器,1) 74191（单时钟）,2) 74193(双时钟),二、二进制异步计数器,1. 二进

13、制异步加法计数器,CP0 = CP,CP1 = Q0,CP2 = Q1,用T 触发器 (J = K = 1) 下降沿触发,C = Q2n Q1n Q0n,并行进位,若采用上升沿触发的 T 触发器,CP0= CP,1 0 0,0 1 0,1 1 0,0 0 1,1 0 1,0 1 1,1 1 1,【思考】若改用上升沿触发的 D 触发器？,2. 二进制异步减法计数器,0 1 2 3 4 5 6 7 8,0 0 0,1 1 1,1 1 0,1 0 1,1 0 0,0 1 1,0 1 0,0 0 1,0 0 0,用T 触发器 (J = K = 1) 上升沿触发,CP0= CP,CP1= Q0,CP2=

14、 Q1,二进制异步计数器级间连接规律,3. 集成二进制异步计数器,74197、74LS197,计数/置数,二-八-十六进制计数器的实现,M = 2,计数输出：,M = 8,计数输出：,M = 16,计数输出：,其它：74177、74LS177、74293、74LS293 等,5.2.3 十进制计数器,（8421BCD 码）,一、十进制同步计数器,1. 十进制同步加法计数器,状态图,时钟方程,输出方程,状态方程,选择下降沿、JK 触发器,驱动方程,J0 = K0 = 1,J2 = K2 = Q1nQ0n,J3 = Q2nQ1nQ0n , K3 = Q0n,逻辑图,检查能否自启动,将无效状态101

15、0 1111 代入状态方程：,1010,1011,0100,1110,1111,1000,1100,1011,0100,该电路能自启动,2. 十进制同步减法计数器 (P321-323),(),3. 十进制同步可逆计数器(P323-324),(),4. 集成十进制同步计数器(),74160、74162,74160引脚、状态图与74161(二进制同步计数器)相同,(1) 集成十进制同步加法计数器,74162与74160区别： 74162同步清零74160异步清零,(2) 集成十进制同步可逆计数器(),1) 74190 (单时钟),74190 与74191 (单时钟二进制同步可逆计数器）功能类似,2

16、) 74192 (双时钟) (),74192 与74193 (双时钟二进制同步可逆计数器）功能类似,二、十进制异步计数器,3. 集成十进制异步计数器 74290,1. 2.十进制异步加法计数器和减法计数器(课后自学),内部结构,M = 2,M = 8,M = 16,5.2.4 N 进制计数器,方法,用触发器和门电路设计,用集成计数器构成,清零端,置数端,(同步、异步),一、利用同步清零或置数端获得 N 进制计数,【思路】,当 M 进制计数到 SN 1 后使计数回到 S0 状态,2. 求归零逻辑表达式,1. 写出状态 SN 1 的二进制代码,3. 画连线图,【步骤】,【例5.2.1】 用4位二进

17、制同步计数器 74163 构成12进制 计数器,解：,1.,= 1011,2. 归零表达式：,3. 连线图,同步清零,同步置零,二、利用异步清零或置数端获得 N 进制计数,当计数到 SN 时，立即产生清零或置数信号， 使返回 S0 状态。（ SN瞬间即逝）,【思路】,【步骤】,1. 写出状态 SN 的二进制代码,2. 求归零逻辑表达式,3. 画连线图,【例5.2.2】 用二进制异步计数器74197构成12进制计数器,状态S12的作用： 产生归零信号,异步清零,异步置零,三、 计数容量的扩展,1. 集成计数器的级联,CP,1,CO0,16 16 = 256,1 2 4 8,10 20 40 80

18、,10 10 = 100,2. 利用级联获得大容量 N 进制计数器,1) 级联 N1 和 N2 进制计数器，容量扩展为 N1 N2,【例】,用 74290 构成 60 进制计数器,N1= 10,N2 = 6,个位,十位,异步清零,60 = 10 6 = N1 N2 = N,2) 用归零法或置数法获得大容量的 N 进制计数器,例 试分别用2 片74163 构成N=180计数器。,用 SN1 产生同步清零信号：,先用两片74163构成 256 进制计数器,再用同步清零法,1,1,1. 同步 清零(或置数)端计数终值为 SN1 异步 清零(或置数)端计数终值为 SN,2. 用集成 二进制 计数器扩展

19、容量后， 终值 SN (或 SN1 )是二进制代码；,用集成十进制计数器扩展容量后， 终值 SN (或SN1 )的代码由个位、十位、 百位的十进制数对应的 BCD 代码构成。,要 点,5.3 寄存器和读/写存储器,5.3.1 寄存器的主要特点和分类,一、 概念和特点,1. 概念,寄存：,把二进制数据或代码暂时存储起来。,寄存器：,具有寄存功能的电路。,2. 特点,主要由触发器构成,一般不对存储内容进行处理。,并行 输入,并行 输出,1 0 1 0,1 0 1 0,0,1,0,1,0,1,0,1,串行 输入,串行 输出,二、 分类,1. 按功能分,基本寄存器,移位寄存器,(并入并出),(并入并出

20、、并入串出、 串入并出、串入串出),2. 按开关元件分,TTL 寄存器,CMOS 寄存器,基本寄存器,移位寄存器,多位 D 型触发器,锁存器,寄存器阵列,单向移位寄存器,双向移位寄存器,基本寄存器,移位寄存器,(多位 D 型触发器),(同 TTL),5.3.2 基本寄存器,一个触发器可以存储 位二进制信号；寄存 n 位 二进制数码，需要 个触发器。,1,n,一、4 边沿 D 触发器 (74175、74LS175),保 持,特点：,并入并出，结构简单，抗干扰能力强。,二 、双 4 位锁存器 (74116),Latch,(一) 引脚排列图和逻辑功能示意图,异步清零,送数 控制,数码并行输入,数码并

21、行输出,(二) 逻辑功能,清零,送数,保持,三、 4 4 寄存器阵列 (74170、74LS170),(一) 引脚排列图和逻辑功能示意图,并行数码输入,数 码 输 出,AW0、AW1, 写入地址码,AR0、AR1, 读出地址码, 写入时钟脉冲, 读出时钟脉冲,(二) 逻辑功能,16个D锁存器 构成存储矩阵,能存放4个字: W0、W1、W2、W3,0,0 0,0 0 0 1,0 0 0 1,0 1,0 0 1 0,0 0 1 0,1 0,0 1 0 0,0 1 0 0,1 1,1 0 0 0,1 0 0 0,1, ,写 入 禁 止,0,0 0,0 0 0 1,0 1,0 0 1 0,1 0,0

22、1 0 0,1 1,1 0 0 0,1,1 1 1 1,特点: 能同时进行读写; 集电极开路输出,每个字有4位：,5.3.3 移位寄存器,一、单向移位寄存器,右移寄存器,时钟方程,驱动方程,状态方程,Di,00001011,0000011,000001,00001,0000,000,00,0,右移 输入,右移 输出,左移寄存器,Di,左移 输入,左移 输出,驱动方程,状态方程,主要特点：,1. 输入数码在 CP 控制下，依次右移或左移,2. 寄存 n 位二进制数码。n 个CP完成串行输入，并可 从Q0Q3 端获得并行输出，再经 n 个CP又获得串行输出,3. 若串行数据输入端为 0，则 n 个

23、CP后寄存器被清零,二、双向移位寄存器(自学),三、集成移位寄存器,1. 8 位单向移位寄存器 74164,2. 4 位双向移位寄存器 74LS194(略),真值表见表5.3.7（P354）,5.3.4 移位寄存器型计数器,结 构 示 意 图,特点：,电路结构简单，计数顺序一般为非自然态序， 用途极为广泛。,一、环形计数器,1. 电路组成,2. 工作原理,1000,0100,0010,0001,有效循环,0000,1111,0101,1010,1100,0110,0011,1001,1101,1110,0111,1011,无 效 循 环,故不能自启动,故也称自循环的移位寄存器,3. 能自启动的

24、环型计数器,二、扭环形计数器,0000100011001110 0001001101111111,01001010 1101 0110 1001 001001011011,有效循环,无效循环,克服自启动电路：,P360 图5.3.16,三、最大长度移位寄存器型计数器 (略),不能自启动,5.3.5 读/写存储器 RAM,(Random Access Memory),【半导体存储器的概念】, 存放1位二进制信息(即位)。,触发器, 存放1组二进制信息(即字)。,寄存器, 存储信息比寄存器大得多。,存储器,【存储器的分类】,按制造工艺分,双极型：速度快、功耗大、价格高,MOS型：集成度高、功耗低、

25、价格低,按存储功能分,顺序存取存储器 SAM (Sequential),随机存取存储器 RAM,只读存储器 ROM,补充,5.3.5 读/写存储器 RAM,存储单元, 存放一位二进制数的基本单元(即位)。,存储容量, 存储器含存储单元的总个(位)数。,存储容量 = 字数（word） 位数（bit）,地址, 存储器中每一个字的编号,2561，2564 一共有 256 个字，需要 256 个地址,10244，10248 一共有 1024 个字，需要 1024 个地址,地址译码, 用译码器赋予每一个字一个地址,N 个地址输入，能产生 2N 个地址,一元地址译码(单向译码、基本译码、字译码),二元地址

26、译码(双向译码) 行译码、列译码,字数一般以 1024即(K)为单位,一、RAM 的结构,CS,I / O,【补充】 对 256 4 存储矩阵进行地址译码,一元地址译码,8线 256线,缺点: 8 位地址输入的译码器,需要 28 条(256)输出线。,1 0 1 0,二元地址译码,4线 16线,1 0 . . . 0,1 0 0,8 位地址输入的地址译码器,只有 32条输出线。,25 (32) 根行选择线,10 根地址线, 2n (1024)个地址,25 (32) 根列选择线,1024 个字排列成, 32 32 矩阵,当 X0 = 1，Y0 = 1 时，,对 0-0 单元读(写),当X31 =

27、 1，Y31 = 1时，,对 31-31 单元读(写),例 1024 1 存储器矩阵,二、RAM的存储单元,1. 静态存储单元,基本工作原理：,T5、T6 门控管,受控于Xi 控制触发器与位线的连通,0,读操作时:,写操作时:,T7、T8 门控管,受控于Yi 控制位线与数据线的连通,0,MOS管为 简化画法,六管 CMOS 存储单元,N,P,特点：,PMOS 作 NMOS负载，功耗极小，可在交流电源断电后，靠电池保持存储数据。,2. 动态MOS存储单元,单管MOS存储单元,写操作:,字线为高电平 T1 导通 若位线为高电平( 1 )，则C1充电 若位线为低电平( 0 )，则C1放电,读操作:,

28、字线为高电平 T1 导通 若U1= “1”，则C1向CB放电使UB= “1” 若U1= “0”，则UB= “0”,门控管,因读时，C1上电荷要损失，故每次读出后需进行“刷新” CBC1 ，读操作后， 很小 需要高灵敏度读出器。,三、RAM 容量的扩展,0 0,1 0,需要片数N=8,【例】用10241位RAM构成10248位RAM,【方法】所有输入信号都并联（地址信号、片选信号和读写信号）。输出并列。,1. 位扩展,2. 字扩展,需要片数N=4,【例】用2568位RAM组成10248位存储器。,【方法】片内地址信号并联；多余地址端通过译码器接至各片的片选端；I/O同名端并联。,四、RAM 芯片

29、举例,片 选,输出使能,写入控制,地址线：11根,5.4 顺序脉冲发生器,5.4.1 计数型顺序脉冲发生器,顺序脉冲,分类,计数型,移位型,1. 由四进制计数器( JK 触发器) 和译码器构成,CP,Q0,Q1,Y0,Y1,Y2,Y3,2. 由 D 触发器和译码器构成,结果与前相同,防止竞争冒险,5.4.2 移动位型顺序脉冲发生器,状态图同环型计数器，能自启动，只有 4 个有效状态，不需译码器。,(一) 由环型计数器构成,(二) 由扭环型计数器构成（略）,5.4.3 用 MSI 构成顺序脉冲发生器,二进制计数器,3-8线 译码器,缓冲 寄存器,计数器、译码器的时序图,5.5.1 可编程逻辑器件

30、 (PLD),(Programmable Logic Device),一、PLD的基本结构和分类,1. 基本结构,PLD的输入缓冲电路,5.5 可编程逻辑器件和时序逻辑电路 的VHDL及其仿真,2. 分类,(1) 按可编程情况分, PROM, 可编程只读存储器,I2 I1 I0,O2 O1 O 0,与阵列 (固定),或阵列 (可编程),缺点： 只能实现标准 与或式 芯片面积大 利用率低,不经济,用途： 存储器 函数表 显示译码电路,(Programmable Read Only Memory）, PLA, 可编程逻辑阵列,与阵列 (可编程),或阵列 (可编程),优点： 与阵列、或阵列 都可编程

31、 能实现最简与或式,缺点： 价格较高 门的利用率不高,(Programmable Logic Array), PAL, 可编程阵列逻辑,与阵列 (可编程),或阵列 (固定),优点： 速度高 价格低 采用编程器现场 编程,缺点： 输出方式固定 一次编程,(Programmable Array Logic), GAL, 通用阵列逻辑,与阵列 (可编程),或阵列 (固定),优点： 具有 PAL 的功能 采用逻辑宏单元 使输出自行组态 功能更强，使用 灵活，应用广泛,(Generic Array Logic),(2) 按可编程和改写方法分,(3) 按组合、时序分,组合型 PAL,组合 电路,PROM、

32、 PLA,时序 电路,时序型 PAL,GAL,(也可实现组合电路),二、PLD的基本原理,PROM的原理已在第三章介绍，不赘述。,PAL的输出方式固定而不能重新组态，且编程是一次性的，使用有较大的局限。,1. GAL16V的基本结构,可编程与阵列,输入缓冲,输出 三态门,或阵列隐含其中,2. 输出逻辑宏单元,输出逻辑宏单元 (OLMC Out Logic Cell), OLMC 有 5 种不同的输出组态 5种输出组态由结构控制字来决定 通过编程对GAL芯片内部的结构控制字寄存器 进行设置,(1) OLMC的结构,接与 阵列,两个2选1数据选择器,两 个 4 选 1 数 据 选 择 器,乘积项数

33、据选择器,输出数据选择器,三态数据选择器,反馈数据选择器,反馈,(2) FMUX的输出与三个结构控制字的关系,(3) OLMC 的输出组态,3. GAL的主要特点,(1) 通用性强, 每一个OLMC均可组态成组合或时序电路, 输入引脚不够时可将OLMC组合成输入端, 可构成较复杂的时序电路,(2) 100%可编程, 可重复擦写上百次甚至万次, PAL为一次编程,(3) 100%可测试,(4) 隐含成本低, 与原始成本大致相同,4. 几种常见的GAL器件,三、高密度可编程逻辑器件HDPLD,四、PLD编程,是一种高密度、高性能的超大规模集成电路,分类,阵列型 HDPLD,单元型 HDPLD,在G

34、AL基础上发展起来 主体为与、或阵列,由许多逻辑宏单元组成阵列,5.5.2 时序逻辑电路的VDHL描述及仿真,第五章 小 结,一、时序逻辑电路的特点,数字 电路,逻辑 功能,组合逻辑电路,时序逻辑电路,（基本构成单元 门电路）,（基本构成单元 触发器）,任何时刻电路的输出，不仅和该时刻的输入 信号有关，而且还取决于电路原来的状态。,1. 逻辑功能：,2. 电路组成：,与时间因素( CP )有关；,含有记忆性的元件( 触发器 )。,二、时序电路逻辑功能的表示方法,逻辑图、逻辑表达式、状态表、卡诺图、 状态转换图（简称状态图）和时序图,三、时序电路的基本分析方法,实质：,逻辑图,状态图,关键：,求

35、出状态方程，列出状态表，根据状态表画 出状态图和时序图，由此可分析出时序逻辑 电路的功能。,四、时序电路的基本设计方法,实质：,状态图,逻辑图,关键：,根据设计要求求出最简状态表（图），再通过卡诺图求出状态方程和驱动方程，由此画出逻辑图。,五、计数器,1. 按计数进制分：,二进制计数器、十进制计数器和任意进制计数器,2. 按计数增减分：,加法计数器、减法计数器和可逆（加/减）计数器,3. 按触发器翻转是否同步分：,同步计数器和异步计数器,记录输入脉冲 CP 个数的电路，是极具典型性和代表性的时序逻辑电路。,六、中规模集成计数器,功能完善、使用方便灵活，能很方便地构成 N 进制（任意）计数器。主

36、要方法有两种：,1. 用同步置 0 端或置数端归零获得 N 进制计数器,根据 N - 1 对应的二进制代码写反馈归零函数。,2. 用异步置 0 端或置数端归零获得 N 进制计数器,根据 N 对应的二进制代码写反馈归零函数。,当需要扩大计数器容量时，可将多片集成计数器进行级联:,两片16 进制集成计数器,16 16 进制计数器,两片10 进制集成计数器,10 10 进制计数器,七、其它时序逻辑电路,1. 寄存器和移位寄存器,寄存器 存储二进制数据或者代码。,移位寄存器 不但可存放数码，还能对数据进行移 位操作。,移位寄存器有单向移位寄存器和双向移位寄存器。,用移位寄存器可方便地组成环形计数器、扭环形计数器和顺序脉冲发生器。,集成移位寄存器使用方便、功能全、输入输出方式 灵活。,2. 读/写存储器 RAM（随机存取存储器）,组成 ：主要由地址译码器、读/写控制电路和存储矩 阵三部分组成。,功能 ：可以随时读出数据或改写存储的数据，并且 读、写数据的速度很快。,种类 ：分为静态 RAM 和动态 RAM 。,应用 ：多用于经常更换数据的场合，最典型的应用 就是计算机中的内存。,3. 顺序脉冲发生器、可编程逻辑器件等也都是比较典型、应用很广的时序电路。,特点：断电后，数据将全部丢失。,