毕业设计（论文）-基于FPGA的频率测量仪的设计.doc

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1、I 基于 FPGA 的频率测量仪的设计 摘 要 频率计是实验室、计量室和科研、生产中最常用的测量仪器之一。频率计符合目 前测量仪器的发展趋势，具有测量精确、自动化和数字化程度高、成本低、体积小及 操作简单等特点。在传统的电子测量仪器中，示波器在进行频率测量时测量精度较低， 误差较大。频谱仪可以准确的测量频率并显示被测信号的频谱，但测量速度较慢，无 法实时快速的跟踪捕捉到被测信号频率的变化。正是由于频率计能够快速准确的捕捉 到被测信号频率的变化，因此，频率计拥有非常广泛的应用范围。 本频率测量仪是以 Altera 公司生产的 FLEX10KA 器件为核心实现高精度计数功 能，AT89S52 单片

2、机为辅实现算术运算及显示功能的频率计。整个电路采用模块化设 计，设计，调试制作方便。 关键词：FLEX10KA，计数，AT89S52 II FPGA-based Frequency Measurement Instrument ABSTRACT Frequency counter is a laboratory measurement of room, and scientific research, production of one of the most commonly used measuring instruments. Frequency meter measuring inst

3、ruments comply with the current development trend, with measurement precision, a high degree of automation and digital, low cost, small size and simple operation. In the traditional electronic measuring instruments, the oscilloscope during low frequency measurement accuracy, bias. Spectrum analyzer

4、can accurately measure the frequency and displays the measured signal spectrum, but the measurement slow and can not capture real- time tracking fast changes in the measured signal frequency. It is because of the frequency meter can be measured quickly and accurately capture the signal frequency cha

5、nges, therefore, frequency meter has a very wide range of applications. The frequency meter is produced FLEX10KA Altera device as the core to achieve high- precision counting, AT89S52 microcontroller, supplemented to achieve arithmetic operations and display the frequency counter. Modular design of

6、the circuit, design, production to facilitate debugging. KEY WORDS：FLEX10KA,count,AT89S52 III 目 录 摘 要 ABSTRACT 1 绪 论 1 1.1 课题提出的背景 1 1.2 课题选择的意义 2 2 EDA 简介3 2.1 EDA 开发过程3 2.1.1 设计输入 3 2.1.2 HDL 综合 3 2.1.3 适配 4 2.1.4 仿真 4 2.1.5 编程下载和硬件测试 4 2.2 FPGA 的结构和工作原理 4 2.3 硬件描述语言 5 2.4 EDA 开发软件5 3 课题的方案选择7 3.1

7、 频率测量方案选择 7 3.1.1 直接测量法 7 3.1.2 间接测频法 7 3.1.3 等精度测频 8 3.2 基于单片机的测频方案 9 3.3 基于 FPGA 的测频方 案10 4 单元模块设计 12 4.1 FPGA 器件模块 12 4.1.1 FPGA 器件原理与结构 12 4.1.2 Altera FLEX 芯片14 4.2 单片机模块15 IV 4.3 放大整形模块17 4.4 标准信号产生模块18 4.5 显示模块18 5 基于 FPGA 等精度频率计的思路20 5.1 等精度频率计的主系统20 5.2 测频原理20 5.3 等精度频率计 FPGA 部分程序22 5.4 单片机

8、程序设计25 6 总结 31 致谢 32 参考文献 33 基于 FPGA 的频率测量仪的设计1 1 绪论 1.1 课题提出的背景 在传统的生产制造企业中，频率计被广泛的应用在产线的生产测试中。频率计能 够快速的捕捉到晶体振荡器输出频率的变化，用户通过使用频率计能够迅速的发现有 故障的晶振产品，确保产品质量。 在计量实验室中，频率计被用来对各种电子测量设备的本地振荡器进行校准。 在无线通讯测试中，频率计既可以被用来对无线通讯基站的主时钟进行校准，还 可以被用来对无线电台的跳频信号和频率调制信号进行分析。 数字化是电子设计的必由之路。从 80 年代单片机引入我国，单片机已广泛地应用 于电子设计中。

9、单片机的应用迅速发展，其性价比高，大量的外围接口电路，使基于 单片机的电子系统设计方便，周期缩短，而且不断发展。新型单片机支持高级语言， 进一步延伸了其发展空间。然而，单片机的串行工作特点决定了它的低速性和程序跑 飞、不可靠复位决定了它的低可靠性，另外还存在抗干扰能力不强等缺点。 EDA 技术即以计算机为工具，EDA 是 Electronic Design Automation（电子设计自 动化）的简称。它是随着集成电路和计算机技术的飞速发展应运而生的一种高级、快 速、有效的电子设计自动化工具。EDA 工具是以计算机的硬件和软件为基本工作平台， 集数据库、图形学、图论与拓扑逻辑、计算数学、优化

10、理论等多学科最新成果研制而 成的计算机辅助设计通用软件包。 在 Max+Plus II 软件平台上，对以硬件描述语言 VHDL 为系统逻辑描述手段完成 的设计文件,自动地完成逻辑编译、化简、综合及优化、逻辑仿真，直至对特定目标芯 片的适配、编译、逻辑映射和编程下载等工作。EDA 的仿真测试技术只要通过计算机 就能对所设计的电子系统从各种不同层次的系统性能特点完成一系列准确的测试与仿 真操作，大大提高了大规模电子系统设计的自动化程度。设计者的工作仅限于利用软 件方式，即利用硬件描述语言 VHDL (Very High Speed Integrated CircuiHardware Descrip

11、tion Language)来完成对系统硬件功能的描述，在 EDA 工具的帮助下就可以得到 最后的设计结果，这使得对整个硬件系统和修改过程如同完成软件设计样方便、高效。 CPLD/FPGA (复杂可编程逻辑器件/现场可编程门陈列)的出现，即采用硬件描述语 言(HDL)，以大规模集成电路为基础的 EDA 技术打破了软硬件的界限，加速了产品的 开发过程。以 PLD 为核心的 EDA 技术代表了未来电子系统设计的方向。由于 CPLD/FPGA 是纯硬件结构，具有较强的抗干扰能力。 在 EDA 软件平台上，根据硬件描述语言（HDL）描述的设计文件，自动地完成逻 陕西科技大学毕业论文设计说明书2 辑编译

12、、化简、分割、综合及优化、布局布线、仿真、直至对于特定目标芯片的适配 编译、逻辑映射和编程下载等工作。设计者只要利用软件完成对硬件功能的描述，在 EDA 工具的帮助下和应用相应的 PLD 器件，就可以得到最后的设计结果。尽管，目标 器件是硬件，但整个片机的软件控制流程。其中硬件电路包括键输入模块、显示模块、 输入信号整形模块以及单片机和 FPGA 主控模块。设计器件采用 Atmel 公司的单片机 设计和修改过程如同完成软件设计一样方便和高效。. 1.2 选择课题意义 本文主要论述了利用 FPGA 进行测频计数，单片机实施控制实现频率计的设计过 程。该频率计利用等精度的设计方法，克服了基于传统测

13、频原理的频率计的测量精度 随被测信号频率的下降而降低的缺点。等精度的测量方法不但具有较高的测量精度， 而且在整个测频区域内保持恒定的测试精度。该频率计利用 FPGA 来实现频率测量计 数。利用单片机完成整个测量电路的测试控制、数据处理和显示输出。 本文详细论述了硬件电路的组成：单片机 AT89S52 和 Altera 公司的 EPF10K10LC84；键输入模块设置 2 个功能键；显示模块用 8 只 74LS164 完成 LED 的 串行显示；被测信号经限幅后由两级直接耦合放大器进行放大，再经施密特触发器整 形后输入 FPGA；标准频率采用 50MHz。 基于 FPGA 的频率测量仪的设计3

14、2 EDA 简介 2.1 EDA 开发过程 基于 FPGA/CPLD 器件实现数字系统实现流程如图 2-1 所示。 原 理 图 输 入 / VHDL文本输入 FPGA/CPLD 适配 编程下载 时序/功能 门级仿真 综 合 器件和电 路系统 图 2-1 基于 FPGA/CPLD 的 EDA 设计流程图 基于 FPGA/CPLD 器件的主要实现步骤包括设计输入、HDL 综合、FPGA/CPLD 适配、仿真和编程下载。 2.1.1 设计输入 设计输入是设计者将所要设计的电路以开发软件要求的某种形式表达出来，并输 入到相应软件中的过程。设计输入有多种表达方式，最常用的是图形输入和 HDL 文本 输入

15、两种方式。 图形输入通常包括状态图输入，波形图输入和原理图输入等方法。 用 HDL 文本来描述设计。流行的硬件描述语言有 Verilog HDL 和 VHDL 等， Verilog HDL 和 VHDL 的功能比较强，属于行为描述语言，能描述和仿真复杂的逻辑 设计。 2.1.2 HDL 综合 综合是将设计者在 EDA 平台上编辑输入的 HDL 文本、原理图或状态图描述，依 据给定的硬件结构和约束可知条件进行编译、优化、转换和综合，最终获得门级电路 甚至更底层的电路描述网表文件的过程。综合器就是能够自动实现上述转换的软件工 具。 综合有行为综合，逻辑综合，版图综合（结构综合）三种方式。 陕西科技

16、大学毕业论文设计说明书4 2.1.3 适配 适配是将由综合器产生的网表文件配置于指定的目标器件中，并产生最终的可下 载文件的过程。 利用适配器将综合后的网表文件针对某一具体的目标器件进行逻辑映射操作，包 括底层器件配置、逻辑分割、逻辑优化、布局布线等。 2.1.4 仿真 仿真，也称为模拟，是对所设计的电路的功能验证。其仿真流程如图 2-2 所示， 用户可以在设计的过程中对整个系统和各个模块进行仿真，即在计算机上用软件验证 功能是否正确，各部分的时序配合是否准确。如果有问题，可以随时修改，从而避免 了逻辑错误。高级的仿真软件还可以对整个系统设计的性能进行估计。规模越大的设 计，越需要进行仿真。仿

17、真不消耗资源，不浪费时间，可避免不必要的损失。 仿真包括功能仿真和时序仿真。 设计库 仿真结果 （波形和数据） VHDL文本 VHDL编译 设计库管理 VHDL仿真 图 2-2 VHDL 仿真流程图 2.1.5 编程下载和硬件测试 把适配后生成的编程文件装入到 PLD 器件中的过程称为下载。通常将对基于 EEPROM 工艺的非易失结构 PLD 器件的下载称为编程（Program） ，而将基于 SRAM 工艺结构的 PLD 器件的下载称为配置（Configure）有两种常用的编程方式：在系统编 程（ISP，In System Programmable）和用专用的编程器编程。 2.2 FPGA 的

18、结构和工作原理 FPGA 采用类似掩膜可编辑门阵列的结构，并结合可编程逻辑器件的特性，既继承 基于 FPGA 的频率测量仪的设计5 了门阵列逻辑器件密度高和通用性强的优点，又具备可编程逻辑器件的可编程特性， 自从 1985 年 XILINX 公司首家推出后，FPGA 就备受数字系统设计者的一致好评。 FPGA 器件在结构上，由逻辑功能块排列为阵列，它的结构可分为三个部分：可 编程逻辑块 CLB，可编程 I/O 模块 IOB 和可编程内部连线 PI。如图 2-3 所示，CLB 在 器件中排列为阵列，周围有环行内部连线，IOB 分布在四周的管脚上。CLB 能够实现 逻辑函数，还可以配置成 RAM

19、等复杂的形式。 可编程 连线PI 可编程 IOB 可编程逻 辑块CLB 图 2-3 FPGA 的结构原理图 2.3 硬件描述语言（HDL） 硬件描述语言（Hardware Description Language,简称 HDL）是一种用形式化方法来 描述数字电路和设计数字逻辑系统的语言。它可以使数字逻辑电路设计者利用这种语 言来描述自己的设计思想，然后利用 EDA 工具进行仿真，再自动综合到门级电路，再 用 PLD 或 ASIC 实现其功能。 VHDL 和 Verilog HDL 语言是现在应用比较广泛的 HDL 语言，先后成为 IEEE 标 准。 本设计中主要应用 VHDL（VHSIC Ha

20、rdware Description Language，VHSIC 是 Very High Speed Integrated Circuit 的缩写词，意为甚高速集成电路） 。 VHDL 主要用于描述数字系统的结构、行为、功能和接口。除了含有许多具有硬 件特性的语句外，VHDL 的语言形式、描述风格与句法是十分类似于一般的计算机高 级语言。 2.4 EDA 开发软件 陕西科技大学毕业论文设计说明书6 EDA 开发软件有 Lattice 的 ispLEVER 和 ispDesignEXPERT，Altera 的 MAX+PLUSII 和 QuartusII，Xilinx 的 ISE 和 Foun

21、dation 等。 本设计是基于 Quartus II 的，其应用方法和设计流程对于其他流行的 EDA 工具的 使用具有一定的典型性和一般性，所以在此对其作一些介绍13。 QuartusII 是世界上最大可编程逻辑器件供应商之一的 Altera 提供的 FPGA/CPLD 开发集成环境，Quartus II 是 Altera 前一代 FPGA/CPLD 集成开发环境 MAX+plusII 的 更新换代产品，其界面友好，使用便捷。在 Quartus II 上可以完成 EDA 整个设计流程， 它提供了一种与结构无关的设计环境，使设计者能方便地进行设计输入，快速处理和 器件编程。 Quartus I

22、I 提供了完整的多平台设计环境，能满足各种特定的设计需要，是单芯片 可编程系统（SOPC）设计的综合性环境和 SOPC 开发的基本设计工具，并为 AlteraDSP 开发包进行系统设计模型设计提供了集成综合环境。Quartus II 设计工具完 全支持 VHDL 的设计流程，其内部嵌有 VHDL 逻辑综合器910。Quartus II 也可以利用 第三方的综合工具。QuartusII 具备仿真功能，同时也支持第三方的仿真工具。此外， Quartus II 与 MATLAB 和 DSP Builder 结合，可以进行基于 FPGA 的 DSP 系统开发， 是 DSP 硬件系统实现的关键 EDA

23、工具。 QuartusII 编译器支持的硬件描述语言有 VHDL，Verilog HDL 及 AHDL（Altera HDL） ，QuartusII 允许来自第三方的 EDIF 文件输入，并提供了很多 EDA 软件的接口， Quartus II 支持层次化设计，可以在一个新的编辑输入环境中对使用不同输入射击方式 的模块（元件）进行调用，从而解决了原理图与 HDL 混合输入设计的问题。在设计输 入之后，QuartusII 的编译器将给出设计输入的错误报告。Quartus II 拥有性能良好的设 计错误定位器，用于确定文本或图形设计中的错误。对于 HDL 的设计，可以使用 QuartusII 带有

24、的 RTL Viewer 观察综合后的 RTL 图。在进行编译后，可对设计进行时 序仿真。在作仿真前，需要波形编辑器一个波形激励文件，用于仿真验证时的激励。 编译和仿真经检测无误后，便可以将下载信息通过 QuartusII 提供的编程器下载入目标 器件中了。 基于 FPGA 的频率测量仪的设计7 3 课题的方案选择 3.1 频率测量方案选择 在电子技术中，频率是最基本的参数之一，并且与许多电参量的测量方案、测量 结果都有十分密切的关系，因此，频率的测量就显得更为重要。测量频率的方法有多 种，其中等精度测量频率具有精度高、使用方便、测量迅速，以及便于现测量、过程 自动化等优点，是频率测量的重要手

25、段之一。普通测频有两种方式：一是直接测频法， 二是间接测频法。 3.1.1 直接测频法 即在一定闸门时间内测量被测信号的脉冲个数： 控制过程 时基分频晶体振荡 图 3-1 频率测量原理图 按照频率的定义，即单位时间内周期信号的发生次数，图 3-1 中晶振提供了测量 的时间基准，分频后通过控制电路去开启与关闭时间闸门。闸门开启时，计数器开始 计数，闸门关闭停止计数。若闸门开放时间为 T，计数值为 N，则被测频率 f=N/T（3-1） 用这种频率测量原理，对于频率较低的被测信号来说，存在着测量实时性和测量 精度之间的矛盾。例如若被测信号为 10Hz,精度要求为 0.01%，则最短闸门时间为 T=N

26、/f=1000s（3-2） 这样的测量周期根本是不可能接受的，可见频率测量法不适用于低频信号的测量。 3.1.2 间接测频法 分频器时间闸门计数器显示 Fx 陕西科技大学毕业论文设计说明书8 即周期测频法，周期测量原理和频率测量基本结构是一样的，只是把晶振和被测 信号位置互换了一下，如图 3-2 所示。T=NTr/M.计数值 N 和被测信号的周期成正比， N 反映了 M 个信号周期的平均值利用周期测量法在一定信号频率范围内，通过调节分 频系数 M，可以较好地解决测量数度与实时性的矛盾。但是对于高频信号，周期法就 需要很大的分频系数 M，增加了硬件及软件的复杂性，不宜采用。由此可见，对于传 统频

27、率测量方法若是要达到高精度的要求，必须对被测频率分段测量，对于较低频率 用周期测量，对较高频率用频率法测量。 晶体振荡时间闸门计数器显示 控制过程 分频器 fx 图 3-2 周期测量原理图 3.1.3 等精度测频 等精度测频的方法是：采用频率准确的高频信号作为标准频率信号，保证测量的 闸门时间为被测信号的整数倍，并在闸门时间内同时对标准信号脉冲和被测信号脉冲 进行计数，实现整个频率测量范围内的测量精度相等，当标准信号频率很高，闸门时 间足够长时，可实现高精度频率测量。 测量精度与闸门时间的关系分析如下。 闸门控制信号（CL）给出高电平，此时并未开始进行测频计数，而要等到被测信 号的上升沿到来时

28、才开始对标准时钟信号和被测信号同时进行测频计数。当闸门控制 信号经过 Tc 时间结束时，也要等到被测信号的上升沿到来时才同时停止对标准信号和 被测信号的计数，并读取此时的计数值。测频计数的闸门时间为 Td，标准时钟信号频 率为 fs，被测信号频率为 fx，在 Td 时间内对标准时钟信号和被测信号的脉冲计数值分 别为 Ns 和 Nx，则被测信号的频率可由下式求得： fx=fs*Nx/Ns（3-3） 基于 FPGA 的频率测量仪的设计9 fs Ts t NsTs Tx fx CL Js T c Td 图 3-3 等精度测频原理示意图 对标准信号所产生的计时误差为： t=Td-Ns*Ts（3-4）

29、由于t 最大为一个标准信号的周期，即tTs，因此： fx=Nx/(Ns*Ts)=Nx/(Td-t)（3-5） 而被测信号频率准确值 fxO=Nx/Td,则频率测量的相对误差为： =（fx-fxO）/fxO=t/(Td-t)（3-6） 当 Td 远远大于t 时，频率测量的最大误差为： m=Ts/(Td-Ts)Ts/Td（3-7） 由最后的表达式可知，当频率测量的最大压垮由标准时钟信号的周期 Ts 和频率计 数的闸门时间 Td 决定，Ts 越小，Td 越大，测量误差越小，即测量精度越高。在整个 频率测量范围内，精度恒定，实现了等精度测量。当标准信号选取准确的 100MHz 信 号源时，Ts=10n

30、s,只要选取 Td10ms,就可使测量的最大相对误差10-6，即达到百万 分之一的测量精度。测量闸门时间 Td 的选取，除满足 m 式的最大测量误差外，还 应保证大于一个被测信号周期 Tx。 测量频率的相对误差与被测信号频率的大小无关，仅与闸门时间和标准信号频率 有关，即实现了整个测试频段的等精度测量。闸门时间越长，标准频率越高，测频的 相对误差就越小。标准频率可由稳定度好、精度高的高频晶体振荡器产生，在保证测 量精度不变的前提下，提高标准信号频率，可使闸门时间缩短，即提高测试速度。下 表所列为在 10MHz 时闸门时间与最大允许误差的对应关系。 表 3-1 闸门与精度的关系 陕西科技大学毕业

31、论文设计说明书10 闸门时间（s） 精度 0.01 10-5 0.1 10-6 1 10-7 10 10-8 3.2 基于单片机的测频方案 采用单片机 AT89C52 作为系统控制核心单元，辅以适当的软、硬件资源完成以单 片机为核心的等精度频率计的软硬件设计及系统实现。系统如图所示 图 3-4 基于单片机的频率测量计组成框图 前置放大器完成信号放大、电平平移的任务，被测的交流信号 D 被放大、平移成 脉冲直流信号 E，再经 74HC14 施密特反相器整形成矩形脉冲。与门 74LS08 作为计数 闸门，方波信号被送到与门的一个输入端，与门的另一个输入端连接 1s 门控信号，实 际制作中连接 AT

32、89C51 的 P3.1。当 P3.1 脚为高电平时闸门打开，低电平时闸门关闭。 P3.1 脚电平的高低可通过指令加以控制。闸门开时矩形脉冲送到 74LS393 进行。 74LS393 是双 4 位器，在这里接成级联方式，组成一个 8 位二进制计数器，同时也分 频比为 256 的分频器。采用 74LS393 的理由是：AT89C51 内有 2 个 16 位的二进制加 法计数器，一个用作定时器，另一个用作脉冲计数。16 位二进制的最大计数为 216- 1=65535，不能满足精确测量的需要，虽然可以通过软件计数的方法来提高分辨率，但 是 AT89C51 内置计数器的计数速率受 500KHz（24

33、MHz 时钟）的限制，所以意义并不 大。74LS393 的最大计数速率可达 50MHz,与 AT89C51 内的 1、D 组成 24 位的计数器， 基于 FPGA 的频率测量仪的设计11 其最大计数值为 224-1=16777215，分辨率大大提高。本电路中没有采用十进制计数， 因为 AT89C51 内置计数器只能进行二进制加法计数，计数结束后再进行二进制转十进 制运算，然后将结果送到显示缓冲区进行显示。 3.3 基于 FPGA 的测频方案 在快速测量的要求下，要保证较高精度的测频，必须采用较高的标准频率信号； 而单片机受本身时钟频率和若干指令运算的限制，测频速度较慢，无法满足高速、高 精度的

34、测频要求。 采用高集成度、高速的 FPGA 为实现高速、高精度的测频提供了保证。 随着 EDA（电子设计自动化）技术和微电子技术的进步，FPGA 的时钟延迟可达 到 ns 级，结合其并行工作方式，在超高速、实时测控方面有非常广阔的应用前景；并 且 FPGA 具有高集成度、高可靠性，几乎可将整个设计系统下载于同一芯片中，实现 所谓片上系统，从而大大缩小其体积，具有可编程型和实现方案容易改动的特点，有 利于产品的研制和后期升级。 整个测频系统分为多个功能模块，如信号同步输入、控制部件、分频和计数部件、 定时、脉冲宽度测量、数码显示、放大整形和标频信号等模块。除数码管、放大整形 和标频信号外，其他模

35、块可集成于 FPGA 芯片中，并且各逻辑模块用硬件描述语言 VHDL 来描述其功能，然后通过 EDA 开发平台，如 MAXPLUS对设计文件自动地完 成逻辑编译、逻辑化简、综合及优化、逻辑布局布线、逻辑仿真，最后对 FPAG 芯片 进行编程，以实现系统的设计要求。其系统组成框图如下图所示。 被测信号Fx 数据 Fs 控制 图 3-5 基于 FPGA 的频率测量计的组成框图 基于单片机的频率测量计设计方案主要是以单片机为基础，原理简单，但由于单 片机自身速度问题，测量的范围较小。 基于 FPGA 的频率测量计设计方案主要是以 FPGA 为基础，单片机为辅助，原理 放大整形 有源晶振 FPGA 单

36、片机 显示 陕西科技大学毕业论文设计说明书12 和基于单片机的方案基本一致，这里的单片机仅仅是用于数据的处理和对 FPGA 的控 制。 根据设计要求，测频范围为 1Hz 至 50MHz,单片机不能达到此要求，故采用 FPGA 来完成计数，并综合其他因素，决定采用基于 FPGA 的频率测量计。 4 单元模块设计 设计的单元模块有 FPGA 器件模块、单片机模块、放大整形模块、标准信号产生 模块、显示模块、电源模块。 4.1 FPGA 器件模块 FPGA(现场可编程门阵列)是可编程逻辑器件，是在 PAL、GAL 等逻辑器件的基 础之上发展起来的。同以往的 PAL、GAL 等相比较，FPGA 的规模

37、比较大，它可以替 代几十甚至几千块通用 IC 芯片。这样的 FPGA 实际上就是个子系统部件。 FPGA 有以下特点： （1）随着 VLSI 工艺的不断提高，单一芯片内可以容纳上百万个晶体管，FPGA 的规 模也越来越大，其单片逻辑门数已达到上万门，它所能实现的功能也越来越强，同时 也可以实现系统集成。 （2) FPGA 芯片在出厂之前都做过百分之百的测试，不需要设计人员承担投片风险和 费用，设计人员只需在自己的实验室里就可以通过相关的软硬件环境来完成芯片的最 终功能设计。所以 FPGA 的资金投入小，节省了许多 潜在的花费。 （3) 电路设计人员在很短的时间内就可完成电路的输入、编译、优化、

38、仿真，直到最 后芯片的制作。当电路有少量改动时，更能显示出 FPGA 的优势。电路设计人员使用 FPGA 进行电路设计时，不需备专门的 IC 深层次的知识，FPGA 软件易学易用，可以 使设计人员更能集中精力进行电路设计，快速将产品推向市场。 4.1.1 FPGA 器件原理与结构 基于 FPGA 的频率测量仪的设计13 采用这种查找表（Look-Up-Table）结构的 PLD 芯片我们也可以称之为 FPGA。 查找表（Look-Up-Table）简称为 LUT，LUT 本质上就是一个 RAM。目前 FPGA 中多使用 4 输入的 LUT，所以每一个 LUT 可以看成一个有 4 位地址线的 1

39、6*1 的 RAM。当用户通过原理图或 VHDL 语言描述了一个逻辑电路以后，FPGA 开发软件会 自动计算逻辑电路的所有可能的结果，并把结果事先写入 RAM，这样，每输入一个信 号进行逻辑运算就等于输入一个地址进行查表，找出地址对应的内容，然后输出即可。 A、B、C、D 由 FPGA 芯片的管脚输入后进入可编程连线，然后作为地址线连到 LUT，LUT 中已经事先写入了所有可能的逻辑结果，通过地址查找到相应的数据然后 输出，这样组合逻辑就实现了。该电路中 D 触发器是直接利用 LUT 后面 D 触发器来 实现。时钟信号 CLK 由 I/O 脚输入后进入芯片内部的时钟专用通道，直接连接到触发 器

40、的时钟端。触发器的输出与 I/O 脚相连，把结果输出来芯片管脚。这样 PLD 就完成 了图所示电路的功能。 （以上都是由软件自动完成的） 下图是一个 4 输入与门的例子： 实际逻辑电路LUT 的实现方式 16*1 RAM (LUT) a,b,c,d 输入逻辑输出地址RAM 中存储的内容 0000000000 0001000010 0 0 1111111111 图4-1 四输入与门示意图 基于查找表（LUT）的 FPGA 的结构如图所示： 陕西科技大学毕业论文设计说明书14 图 4-2 基于查找表（LUT）的FPGA的结构 FLEX 的结构主要包括 LAB、I/O 块、RAM 块（未表示出）和可

41、编程行、列连线。 在 FLEX 中，一个 LAB 包括 8 个逻辑单元（LE） ，每个 LE 包括包括一个 LUT、一个 触发器和相关的逻辑。LE 是 FLEX 芯片实现逻辑的最基本结构。 由于 LUT 主要适合 SRAM 工艺生产，所以目前大部分 FPGA 都是基于 SRAM 工 艺的，而 SRAM 工艺的芯片在掉电后信息就会丢失，一定需要外加一片专用配置芯片， 在上电的时候，由这个专用配置芯片把数据加载到 FPGA 中，然后 FPGA 就可以正常 工作，由于配置时间很短，不会影响系统正常工作。也有少数 FPGA 采用反熔丝或 FLASH 工艺，对这种 FPGA，就不需要外加专用的配置芯片。

42、 基于 FPGA 的频率测量仪的设计15 图4-3 逻辑单元（LE）的内部结构 4.1.2 Altera FLEX 芯片 本设计采用的 FPGA 是 Altera 公司的 FLEX10 系列，型号 EPF10K10LC84 器件。 是基于可重复配置 CMOS SRAM 工艺，采用柔性逻辑元素阵列架构。其集成度规模达 10000250000 可用门，工作频率可达 204MHz,I/O 兼容 PCI 总线，提供锁相环 （Phase Lock Loop,PLL）电路。FLEX 系列不仅具有实现普通功能的逻辑阵列，而且 拥有实现“宏函数”的嵌入式阵列。它的这种独特的逻辑实现结构，极大地丰富了 PLD

43、的片上资源，是一款高性能、低成本的嵌入式 PLD。下面以 FLEX 系列主流产品 FLEX 10K 为例进行介绍，FLEX 10K 的主要特性见表： 表 4-1 FLEX10K 的主要特性表 特性 EPF10K10 EPF10K10A EPF10K20EPF10K30 EPF10K30A EPF10K40EPF10K50 EPF10K50V 典型门（逻辑 和 RAM） 1000020000300004000050000 最大系统门数31000630006900093000118000 陕西科技大学毕业论文设计说明书16 逻辑单元数57611521172823042880 逻辑阵列模块 数 72

44、144216288360 嵌入式阵列块 数 366810 RAM 总容量/bit614412288122881638420480 最大用户 I/O 引脚 150189246189310 图4-4 FLEX10K硬件图 4.2 单片机模块 本设计中采用 AT89S52 型单片机。 AT89S52 是一种低功耗、高性能 CMOS 8 位微控制器，具有 8KB 在系统可编程 Flash 存储器。使用 Atmel 公司高密度非易失性存储器技术制造，与工业 8051 产品指 令和引脚步完全兼容。片上 Flash 允许程序存储器在系统可编程，亦适于常规编程器。 在单芯片上，拥有灵巧的 8 位 CPU 和在

45、系统可编程 Flash，便得 AT89S52 可为众多嵌 入式控制应用系统提供高灵活、超有效的解决方案。AT89S52 具有以下标准功能：8K 字节 Flash，256 字节 RAM，32 位 I/O 口线，2 个数据指针，三个 16 位定时器/计数器， 一个 6 向量 2 级中断结构，全双工串行口，片内晶振及时钟电路。另外，AT89S52 可 降至 0Hz 静态逻辑操作，支持两种软件，可选择节电模式。空闲模式下，CPU 停止工 基于 FPGA 的频率测量仪的设计17 作，允许 RAM、定时器/计数器、串口、中断继续工作。掉电保护方式下，RAM 内容 被保存，振荡器被冻结，单片机一切工作停止，

46、直到下一个中断或硬件复位为止。 其主要功能特性见表，与 MCS-51 单片机产品兼容： 表4-2 AT89S52主要功能特性表 8K 字节在系统可编程 Flash 存储器1000 次擦写周期 全静态操作：0Hz 至 33MHz三级加密程序存储器 32 个可编程 I/O 口线三个 16 位定时器/计数器 八个中断源全双工 UART 串行通道 低功耗空闲和掉电模式掉电后中断可唤醒 双数据指针掉电标识符 图4-5 AT89S52硬件电路图 陕西科技大学毕业论文设计说明书18 图4-6 AT89S52外围电路图 4.3 放大整形模块 放大整形电路由 9018 与 74F14 等组成，其中 9018 组成放大电路将输入频率为 Fx 的周期信号如正弦波、三角波等进行放大。74F14 施密特触发器对放大器的输出信号 进行整形，使之成为矩形脉冲。其连线如图所示： 基于 FPGA 的频率测量仪的设计19 图4-7 放大