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1、异步时序逻辑电路,异步时序逻辑电路中没有统一的时钟脉冲信号，电路状态的改变是外部输入信号变化直接作用的结果。根据电路结构和输入信号形式的不同，异步时序逻辑电路可分为脉冲异步时序逻辑电路和电平异步时序逻辑电路两种类型。,脉冲异步时序逻辑电路,脉冲异步时序逻辑电路的存储电路，可由时钟控制触发器或非时钟控制触发器组成，输入信号为脉冲信号。电路的一般结构图为：,组合电路,触发器,触发器,x1,xn,zm,z1,Yr,Y1,y1,yr,在脉冲异步时序逻辑电路中，引起触发器状态变化的脉冲信号是由输入端直接提供的。为了保证电路可靠地工作，输入脉冲信号必须满足如下约束：,1.输入脉冲的宽度，必须保证触发器可靠
2、翻转。 2.输入脉冲的间隔，必须保证前一个脉冲引起的电路响应完全结束后，后一个脉冲才能到来。 3.不允许在两个或两个以上输入端同时出现脉冲。,因为客观上两个或两个以上脉冲是不可能准确地“同时”的，在没有时钟脉冲同步的情况下，由不可预知的时间延迟造成的微小时差，可能导致电路产生错误的状态转移。,此外，在脉冲异步时序逻辑电路中，Mealy型和Moore型电路的输出信号会有所不同。对于Mealy型电路来说，由于输出不仅是状态变量的函数，而且是输入的函数，所以，输出一定是脉冲信号；而对于Moore型电路来说，由于输出仅仅是状态变量的函数，所以，输出是电平信号。,脉冲异步时序逻辑电路的分析,脉冲异步时序
3、逻辑电路的分析与同步时序逻辑电路大致相同。 1.写出电路的输出函数和激励函数表达式； 2.列出电路次态真值表； 3.作出状态表和状态图； 4.画出时间图并用文字描述电路的逻辑功能。,与同步时序逻辑电路分析的区别主要表现在两点： 第一，当存储元件采用时钟控制触发器时，对触发器的时钟控制应作为激励函数处理。分析时应特别注意触发器时钟端何时有脉冲作用，仅当时钟端有脉冲作用时，才根据触发器的输入确定状态转移方向，否则，触发器状态不变。若采用非时钟控制触发器，则应注意作用到触发器输入端的脉冲信号,第二，由于不允许两个或两个以上输入信号同时出现脉冲，加之输入端无脉冲出现时，电路状态不会发生变化。因此，分析
4、时可以排除这些情况，从而使分析过程和使用的、表得以简化。具体地说，对n个输入端的一位输入，只需考虑各自单独出现脉冲的n种情况，而不象同步时序逻辑电路中那样需要考虑2n种情况。,例如，假定电路有x1、 x2和x3共3个输入，并用取值1表示有脉冲出现，则一位输入允许的取值只有000、001、010、100共4种，分析时应讨论的只有后3种情况。,例 分析图所示脉冲异步时序逻辑电路，指出电路功能。,例 分析图所示脉冲异步时序逻辑电路，指出电路功能。,脉冲异步时序逻辑电路的设计,脉冲异步时序逻辑电路设计的一般过程与同步时序逻辑电路设计大体相同。同样分为形成原始状态图和表、状态化简、状态编码、确定激励函数
5、和输出函数、画逻辑电路图等步骤。但由于在脉冲异步时序逻辑电路中没有统一的时钟脉冲信号，以及对输入脉冲的信号的约束，所以在某些步骤处理的细节上有所不同。,（1）由于不允许两个或两个以上输入端同时为1（用1表示有脉冲出现），所以，形成原始状态图和原始状态表时，若有多个输入信号，则只需要考虑多个输入信号中仅一个为1的情况，从而使问题的描述得以简化。此外，在确定激励函数和输出函数时，可将两个或两个以上输入同时为1的情况，作为无关条件处理。,（2）由于电路中没有统一的时钟脉冲，因此，当存储电路采用带时钟控制端的触发器时，触发器的时钟端是作为激励函数处理的。这就意味着可以通过控制其时钟端输入脉冲的有、无来
6、控制触发器的翻转或不翻转。基于这一思想，在设计脉冲异步时序逻辑电路时，可列出4种常用时钟控制触发器的激励表。,D触发器激励表,J-K触发器激励表,Q,T触发器,Q,R-S触发器激励表,从激励表中可知，在要求触发器状态不变时，有两种不同的处理方法。一是令CP为d，输入端取相应值；二是令CP为0，输入端取任意值。,例 6.3 用T触发器作为存储元件，设计一个异步模8加1计数器，该电路对输入端x出现脉冲进行计数，当收到八个脉冲时，输出端Z产生一个进位输出脉冲。,用D触发器作为存储元件，设计一个“x1-x2-x2”序列检测器。该电路有两个输入x1 和x2 ，一个输出Z。仅当x1输入一个脉冲后， x2连
7、续输入两个脉冲时，输出端Z由0变为1，该1信号将一直维持到输入端x1或x2再出现脉冲时才由1变为0。,电平异步时序逻辑电路,前面讨论的脉冲异步时序电路和同步有两个共同的特点。第一，电路状态的转换是在脉冲作用下实现的。第二，电路对过去输入信号的记忆是由触发器实现的。事实上，脉冲信号只不过是电平信号的一种特殊形式，电平信号是指信号的“0”值和“1”值的持续时间是随意的。,电平异步时序电路同样由组合电路和存储电路两部分组成，但存储电路是由反馈回路中的延迟元件构成的。,特点： 1.电路输出和状态的改变由输入电位的变化直接引起的。 2.电路的二次状态和激励状态仅仅相差一个时间延迟。当输入信号不变时，激励
8、状态与二次状态相同，既Y=y，此时电路处于稳定状态。 3.输入信号的一次变化可能引起二次状态的多次变化。,输入信号的约束,1.不允许两个或两个以上输入信号同时发生变化。因为客观上不可能有准确的“同时”，而微小的时差都可能使最终到达的状态不确定。 2输入信号变化引起的电路响应必须完全结束后，才允许输入信号再次变化。既必须使电路进入稳定状态后，才允许输入信号发生变化。,电平异步时序电路的分析,1.根据逻辑电路写出输出函数和激励函数表达式； 2.作出流程图； 3.作出总态图或时间图 4.说明电路逻辑功能。,分析图所示电平异步时序逻辑电路,电平异步时序逻辑电路的竞争,电平异步时序逻辑电路是利用反馈回路
9、的时间延迟实现记忆功能。前面对电路进行分析时，没有对各反馈回路之间时间延迟的长短进行讨论，也就说，是在假定各回路之间延迟时间相同的情况下对电路的工作进程进行分析的。事实上，反馈回路的延迟往往各不相同。,这里所谓的竞争，是指当输入信号变化引起电路中两个或两个以上状态变量发生变化时，由于各反馈回路延迟时间的不同，使状态变量的变化有先有后而导致不同状态响应过程的现象。若竞争中各种可能最终能到达预定的稳定，则称为非临界竞争。反之，若使电路到达不同的稳态，既状态转移不可预测，则称为临界竞争。,检测电路竞争的一般法则： 当从某一稳定状态出发，输入信号发生允许变化、引起两个或两个以上激励状态发生变化时，由于反馈回路之间延迟时间的不同会使电路产生竞争。若输入信号变化所到达的列只有一个稳定状态，则该竞争属于非临界竞争；若输入信号变化所到达的列有两个或两个以上稳定状态，则该竞争属于临界竞争。,为了确保电平异步时序逻辑电路能可靠地实现预定功能，电路设计时必须避免发生临界竞争。该问题一般可在状态编码时解决。,