EDA技术课程设计-数码相框.doc

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1、 第 1 页 基于基于 FPGAFPGA 对对 SDSD 卡读取控制卡读取控制 TFTTFT 显示系统设计说明书显示系统设计说明书 目目 录录 1 1 前言前言1 1.11.1 序言序言 1 1.2 设计背景 1 1.3 设计特色 2 2 2 总体方案设计总体方案设计3 2.12.1 方案设计以及论证方案设计以及论证3 2.1.2 方案一 单片机解决方案3 2.1.2 方案二 ARM9 核心方案3 2.1.3 方案三：以 FPGA 等硬件为基础实现4 2.3 方案选择 4 3.3.单元模块电路设计单元模块电路设计5 3.1 各单元模块功能介绍及电路设计 5 3.1.1 系统 SD 卡模块5 3

2、.1.2 SDRAM 控制模块8 3.1.3 FIFO 模块9 3.1.4 VGA 显示驱动模块13 3.1.5 PLL 模块15 3.2 特殊器件介绍 16 3.2.1 SDRAM 存储器扩展芯片16 3.2.2 FPGA 主控芯片17 4 4 软件设计软件设计18 4.14.1 设计原理及设计原理及 Q QUARTUSUARTUS IIII 介绍介绍.18 4.1.1 设计原理.18 4.1.2 Quartus II 介绍18 4.1.3 结构设计图18 4.2 设计流程框图20 5 5 系统调试与仿真系统调试与仿真.21 5.15.1 SDSD 卡模块的仿真卡模块的仿真.21 6 6 系

3、统功能、指标参数系统功能、指标参数22 6.16.1 系统功能系统功能 22 6.26.2 系统指标参数测试系统指标参数测试 22 6.2.1 性能参数22 6.2.2 图片参数22 7 7 设计总结设计总结23 8 8 参考文献参考文献24 第 2 页 基于基于 FPGAFPGA 对对 SDSD 卡读取控制卡读取控制 TFTTFT 显示系统设计说明书显示系统设计说明书 9 附录:原理图25 1 1 前言前言 1.11.1 序言序言 数码相框是展示数码照片而非纸质照片的相框。数码摄影必然推动数码相框的 发展，因为全世界打印的数码相片不到 35%。数码相框通常直接插上相机的存储卡展 示照片，当然

4、更多的数码相框会提供内部存储空间以接外接存储卡功能。数码相框 就是一个相框，不过它不再用放进相片的方式来展示，而是通过一个液晶的屏幕显 示，它可以通过读卡器的接口从 SD 卡获取相片，并设置循环显示的方式，比普通的 相框更灵活多变，也给现在日益使用的数码相片一个新的展示空间。数码相框是观 看和分享数码照片的专用设备。其基本原理：外观采用普通相框的造型，把原来相 框中间的照片部分换成液晶显示屏，配上电源，存储介质等，可以直接播放数码照 片，使得同一个相框内可以循环播放照片，比普通相框的单一功能更有优势。数码 相框由三大部件组成：LCD 液晶屏、PCB 电路板和外框。其中 PCB 电路板是数码相框

5、 的核心，因为它包含必须的软件。数码相框是时尚的电子消费品、也是家庭必备的 装饰品。继承了数码的时尚和相框的温情，用途十分广泛。 该设计既是时尚的消费电子，也可以是家庭必备的装饰品，可以作为纪念品， 礼品、车载、数码摄影器材、随身个性饰品等。也可当作精美的艺术画框和相框， 可摆放在柜台桌面，也可挂墙当作壁画，同时也可作为动态及静态广告机。适用于 所有的大众，随着普遍性，一定会出现越来越多有意思的创意应用，为我们的平淡 的生活带来无穷的乐趣。 1.21.2 设计背景设计背景 随着社会的发展和物质水平的提高，人们对于精神世界的追求也得到大幅度的改 善。迎合现在市场的所需，消费电子的设计新增了人性化

6、的元素。该设计理念源于提 高人们生活的幸福指数。在传统意义上，人们往往用冲印出来的相片记录生活中美好 的瞬间。而伴着电子行业的发展，足以用数码形式将其取代，同时还可以将静态图片 提升为动态的视频短片，携带方便，存储时间长远，满足于人们的需求，同时也是一 种节约型、环保型的构想。 FPGA 是 ASIC 电路中设计周期最短、开发费用最低、风险最小的器件之一。DE2 平台。内含 35000 个逻辑单元，内部功能模块丰富，为实现 SOPC 提供了强大的支持 和保障。同时，SD 卡接口，USB 主从控制器，SDRAM、FLASH 存储扩展芯片，为该创 意设计提供了很好支持，便于很好的开发。 第 3 页

7、 基于基于 FPGAFPGA 对对 SDSD 卡读取控制卡读取控制 TFTTFT 显示系统设计说明书显示系统设计说明书 TFT（Thin Film Transistor）薄膜晶体管，它可以做到高亮度、高对比度、高 速度、高分辨率显示存储信息，是目前最好的 LCD 彩色显示设备之一，逐渐取代传统 的点阵显示器，成为主流显示设备。TFT 寻址的 LCD 显示器以其大容量、高清晰度和 全彩色的视频显示成为液晶乃至整个平板显示的主导技术。 作为现在市场成熟的移动存储接口，无疑想到了 USB 和 SD 卡。USB 接口具有很 快的传输速度，支持热插拔以及连接多个设备的特点，目前已经在各类外部设备中广 泛

8、的被采用；SD 卡是一种基于半导体快闪记忆器的新一代记忆设备，它被广泛地于 便携式装置上使用，传输速度快，大容量存储，携带方便，兼容性强，使用广泛。 1.31.3 设计特色设计特色 本设计充分利用 EDA 技术，采用 Altera 的 Quartus 全新开发概念，具有以下几 个方面的特点： 1、成本低廉，携带方便，供电方式简单，可以做到量产。 2、软硬件协同设计，减少开发周期，系统规模小，功能齐全。DE2 平台提供了 SDRAM、SRAM、FLASH、SD 卡接口，具有丰富的存储介质，很好的做到功能模块化， 流水线操作，保障系统的运行速度。 3、这款 Altera FPGA 逻辑资源丰富，配

9、置器件齐全，开发范围广泛，热插拔式 的存储介质深入赢得市场。高速的运行速度和强大的数据处理能力保障了系统的正常 工作和稳定性。 4、整体设计来讲，打破了原有的照片冲印显示图片的模式，节约资源，并且环 保。具有很好的市场前景，同时外观时尚精美。 5、从扩展方面来讲，还可以做到播放 MP3、MP4、幻灯图片，阅读电子书、设置 闹钟备忘录等功能。 第 4 页 基于基于 FPGAFPGA 对对 SDSD 卡读取控制卡读取控制 TFTTFT 显示系统设计说明书显示系统设计说明书 2 2 总体方案总体方案设计设计 2.12.1 方案设计以及论证方案设计以及论证 2.1.2 方案一 单片机解决方案 以单芯片

10、的解决方案，以 ESS/AMLOGIC/MPX 等芯片设计为代表，PHILIP/SONY 等 品牌厂商也以该方式为主。该方案的架构如图 2-1-1 所示： 主芯片系统相片输出 外围设备 存储卡 图 2-1-1 单芯片方案图 该方案的结构简单，成本低，芯片功能强大，多媒体的编解码速度快。但是可扩 展的余地不足对读卡部分，某些方案使用硬件实现，不能支持新类型的卡应客户要求 的二次开发不方便。 2.1.2 方案二 ARM9 核心方案 以 ARM9 等强大的 CPU 为核心，以 WINCELinux 等操作系统为软件核心架构系统， 如图 2-1-2 所示： 存储卡ARM 系统相片输出 外围设备 图 2

11、-1-2 ARM 系统方案 此方案以 ARM 如 S3C2410、Intel Xscale 等强大的嵌入式 CPU 为架构，速度在 200M-300MHZ。嵌入 WINCE、Linux 等操作系统，实现多媒体的编解码。系统芯片功能 强大，实现的功能多，对于新的多媒体格式支持好，只需要安装更新的软件，硬件电 路简单，二次开发容易实现。但是该方案成本较大，该类强大的 CPU 一般使用在 PDA 等嵌入式领域；比较耗电，功耗较高，使用软件解码，功耗与频率相关性很大。 第 5 页 基于基于 FPGAFPGA 对对 SDSD 卡读取控制卡读取控制 TFTTFT 显示系统设计说明书显示系统设计说明书 2.

12、1.3 方案三：以 FPGA 等硬件为基础实现 这种方案，是以 FPGA 硬件来实现，这种解决方式的结构如图 2-1-3 所示： 系统时钟与复位 SDRAM 控制器模块 LCD 显示驱动模块 写 SDRAM 缓存 FIFO 模块 BMP 色彩表模块 读 SDRAM 缓存 FIFO 模块SPI 时序产生 SD 卡控制模块 图 2-1-3 FPGA 硬件方案 该方案全部采用 FPGA 硬件完成，其中包括 SD 卡模块，SDRAM 控制模块，FIFO 控 制模块，LCD 驱动模块。SD 卡作为外部存储媒介，该模块完成 SD 卡的初始化、命令 发送、数据读取等。从 SD 卡中读取的 BPM 图片色彩表

13、数据缓存到 BMP 色彩表中，读 出的图片数据被送入写 SDRAM 缓存的 FIFO 模块中，通过 SDRAM 模块完成高速的缓冲， 提高显示的刷频率。TFT LCD 显示器实时的从 SDRAM 中读取数据进行图片循环显示。 2.32.3 方案选择方案选择 综合考虑以上方案，我们选择了方案三。该方案成本低廉，携带方便，供电方式 简单可以做到量产。该方案的所有功能全部使用 FPGA 来实现，系统规模小，FPGA 流 水线操作，很好的保障系统运行所需要的频率。FPGA 逻辑资源丰富，配置器件齐全， 开发范围广泛，热插拔式的存储介质深入赢得市场。高速的运行速度和强大的数据处 理能力保障了系统的正常工

14、作和稳定性。 第 6 页 基于基于 FPGAFPGA 对对 SDSD 卡读取控制卡读取控制 TFTTFT 显示系统设计说明书显示系统设计说明书 3.3.单元模块电路设计单元模块电路设计 本节主要介绍系统各单元模块的具体功能、电路结构、工作原理、以及各个单元 模块之间的联接关系；同时本节也会对相关电路中的参数计算、元器件选择、以及核 心器件进行必要说明。 3.13.1 各单元模块功能介绍及电路设计各单元模块功能介绍及电路设计 本系统主要分为 5 个单元模块，它们分别是：系统时钟与复位模块、SD 卡相关 模块、数据流控制模块、SDRAM 控制器模块以及 VGA 显示驱动模块。各单元模块 功能及相关

15、电路的具体说明如下。 3.1.1 系统 SD 卡模块 其中包含两个子模块：SD 卡控制模块完成 SD 卡的一些基本控制，例如上电初 始化，命令发送，数据读取；SPI 时序产生模块主要控制 FPGA 和 SD 卡之间的数据 和命令的传输。SD 卡通信可以是 SD 模式或者 SPI 模式，该工程使用了 SD 卡的 SPI 模式进行通信。SD 卡在总线模式中唤醒，在接受复位命令时如果 CS 信号有效，那 么将进入 SPI 模式。如果 SD 卡人物 SD 总线模式是必须的，那么它不会对命令做出 响应并继续保持 SD 总线模式。如果需要 SPI 模式，SD 卡将切换到 SPI 模式并发出 SPI 模式下

16、的 R1 响应。 返回 SD 总线模式唯一的方法是重新给 SD 卡上电。在 SPI 模式下，SD 卡协议状态 不被检测。所有在 SD 总线模式下支持的命令在 SPI 模式下也是可用的。SPI 模式下 默认的命令结构/协议检测关闭。随着 SD 卡在 SD 总线模式下上电，CMD0 必须紧跟着 第 7 页 基于基于 FPGAFPGA 对对 SDSD 卡读取控制卡读取控制 TFTTFT 显示系统设计说明书显示系统设计说明书 一个有效的 CRC 字节。一旦在 SPI 模式下，默认将关闭。 Verilog 部分代码： always (posedge clk or negedge rst_n) if(!r

17、st_n) cnt8 5d1 /FIFO（256 个 16bit 数据）即发出写 SDRAM 请求信号 assign sdram_rd_req = (rdf_use 11d53) / VGA 色彩信号产生 reg7:0 vga_rgb;/ VGA 色彩显示寄存器 always (posedge clk) if(!valid) vga_rgb = 8d0; else vga_rgb = dis_data; /r,g,b 控制液晶屏颜色显示 assign vga_r = vga_rgb2:0; assign vga_g = vga_rgb5:3; assign vga_b = vga_rgb7:6

18、; 3.1.5 PLL 模块 PLL，即锁相环。简单的理解，给 PLL 一个时钟输入，然后经过 PLL 内部的处 理以后，在 PLL 的输出端口就可以得到一定范围的时钟频率。PLL 之所以应用广泛， 是因为从其输出得到的时钟不仅从频率和相位上比较稳定，而且时钟网络延时也相比 内部逻辑产生的分频时钟要小得多。输出两个时钟 内部 SDRAM 控制器工作的 100MHZ，外部 SDRAM 使用有一定移相（-72）的 100MHZ 时钟频率。 第 17 页 基于基于 FPGAFPGA 对对 SDSD 卡读取控制卡读取控制 TFTTFT 显示系统设计说明书显示系统设计说明书 3.23.2 特殊器件介绍特

19、殊器件介绍 3.2.1 SDRAM 存储器扩展芯片 S_A0 S_A1 S_A2 S_A3 S_A4 S_A5 S_A6 S_A7 S_A8 S_A9 S_A10 S_A11 S_DB 0 S_DB 1 S_DB 2 S_DB 3 S_DB 4 S_DB 5 S_DB 6 S_DB 7 S_DB 8 S_DB 9 S_DB 10 S_DB 11 S_DB 12 S_DB 13 S_DB 14 S_DB 15 S_C LK S_B A0 S_B A1 S_nC AS S_C KE S_nR AS S_nW E S_nC S S_LDQM S_UDQM +3V3 VDD 1 DQ0 2 VDDQ

20、3 DQ1 4 DQ2 5 GND 6 DQ3 7 DQ4 8 VDDQ 9 DQ5 10 DQ6 11 GND 12 DQ7 13 VDD 14 LDQM 15 W E 16 C AS 17 R AS 18 C S 19 B A0 20 B A1 21 A10 22 A0 23 A1 24 A2 25 A3 26 VDD 27 GND 28 A4 29 A5 30 A6 31 A7 32 A8 33 A9 34 A11 35 NC 36 C KE 37 C LK 38 UDQM 39 NC 40 GND 41 DQ8 42 VDDQ 43 DQ9 44 DQ10 45 GND 46 DQ11

21、 47 DQ12 48 VDDQ 49 DQ13 50 DQ14 51 GND 52 DQ15 53 GND 54 IC 2 HY57V641620 DGND 图 3-2-1 SDRAM 连接图 该同步动态随机存储器(SDRAM)选用的芯片型号为 HY57V641602，4Banks x 1Mbits x16。其上电初始化的步骤一般为：等待 200 微秒，这是 SDRAM 的输入稳定 期；所有 L_BANK 预充电；完成至少 8 个预刷新周期；模式寄存器设置（MSR） ，完 成 SDRAM 读写相关的配置。状态图如 3-2-2. 图 3-2-2 SDRAM 初始状态图 第 18 页 基于基于

22、FPGAFPGA 对对 SDSD 卡读取控制卡读取控制 TFTTFT 显示系统设计说明书显示系统设计说明书 3.2.2 FPGA 主控芯片 目前的主流 FPGA 仍是基于查找表技术的，已经远远超出了先前版本的基本性能， 并且整合了常用功能（如 RAM、时钟管理和 DSP）的硬核（ASIC 型）模块。如图 1-1 所示（注：图 1-1 只是一个示意图，实际上每一个系列的 FPGA 都有其相应的内 部结构） ，FPGA 芯片主 要由 7 部分完成，分别为：可编程输入输出单元、基本可编 程逻辑单元、完整的时钟管理、嵌入块式 RAM、丰富的布线资源、内嵌的底层功能 单元和内嵌专用硬件模块。选用芯片如图

23、 3-2-2。 A1 A2 A3 A4 A5 A6 A7 INT0 INT1 T0 T1 TXD RXD RD WR A B C D E F G DP LED1 LED2 LED3 LED4 1302_IO LED5 1302_C LK LED6 1302_R ST LED7 0832_CLK LED8 0832_D 0832_CS U5_DI U5_DO U5_CS U5_CLK U4_SDA U4_SCL IO_138 IO_140 D0 D1 D2 D3 D4 D5 D6 D7 A0 K1 K2 K3 K4 K5 K6 K7 K8 B it1 B it2 B it3 B it4 B it

24、5 B it6 B it7 B it8 IO 3 IO 4 IO 7 IO 8 IO 9 IO 24 IO 25 IO 26 IO 27 IO 28 IO 30 IO 31 IO 32 IO 40 IO 41 IO 42 IO 43 IO 44 IO 45 IO 47 IO 48 IO 51 IO 52 IO 53 IO 55 IO 57 IO 58 IO 59 IO 60 IO 63 IO 64 IO 65 IO 67 IO 69 IO 70 IO 71 IO 72 IO 73 IO 74 IO 75 IO 76 IO 79 IO 80 IO 81 IO 86 IO 87 IO 92 IO

25、93 IO 94 IO 96 IO 97 IO 99 IO 100 IO 101 IO 103 IO 104 IO 112 IO 113 IO 114 IO 115 IO 118 IO 119 IO 120 IO 121 IO 122 IO 125 IO 126 IO 129 IO 132 IO 133 IO 134 IO 135 IO 136 IO 137 IO 139 IO 141 IO 142 IO 143 IO 144 U10 EP2C5T144C8N LCD/E LCD/RW LCD/RS Speak er PIN104 PIN115 PIN139 PIN141 ALE 图 3-2-

26、2 FPGA 芯片 该款芯片是 ALTERA 公司 Cyclone 典型器件之一，起主要含有逻辑单元（LE） 4608 个，M4KRAM 块（4KB）26 个，总 RAM 119808 bits，嵌入式 18*18 乘法器 13 个， 还有两个锁相环（PLL）.所含有资源充分满足该系统设计。 第 19 页 基于基于 FPGAFPGA 对对 SDSD 卡读取控制卡读取控制 TFTTFT 显示系统设计说明书显示系统设计说明书 4 4 软件设计软件设计 4.14.1 设计原理及设计原理及 QuartusQuartus IIII 介绍介绍 4.1.1 设计原理 本数字频率计核心部分由 EDA 软件 Q

27、uartus II 进行设计，综合，仿真，下载。 具体步骤如下： 1）用 Verilog HDL 设计出各个部分模块，并对各个模块进行仿真测试。 2）将 Verilog 语言程序综合生成功能模块图，根据要求连接好各个模块，并进 行综合和总体仿真。 3)根据需求选择相应的芯片，对其进行引脚分配，以便于将 Verilog 实现的数字 频率计下载到相应的芯片上。 4.1.2 Quartus II 介绍 1.Quartus II 是 Altera 公司推出的 CPLD/FPGA 开发工具，Quartus II 提供了完 全集成且与电路结构无关的开发包环境，具有数字逻辑设计的全部特性，包括： 1）可利用

28、原理图、结构框图、VerilogHDL、AHDL 和 VHDL 完成电路描述，并将 其保存为设计实体文件； 2) 芯片（电路）平面布局连线编辑； 3) LogicLock 增量设计方法，用户可建立并优化系统，然后添加对原始系统的 性能影响较小或无影响的后续模块； 功能强大的逻辑综合工具； 4) 完备的电路功能仿真与时序逻辑仿真工具；定时/时序分析与关键路径延时分 析；可使用 SignalTap II 逻辑分析工具进行嵌入式的逻辑分析； 5) 支持软件源文件的添加和创建，并将它们链接起来生成编程文件；使用组合 编译方式可一次完成整体设计流程；自动定位编译错误；高效的期间编程与验证工具； 6) 可

29、读入标准的 EDIF 网表文件、VHDL 网表文件和 Verilog 网表文件；能生成 第三方 EDA 软件使用的 VHDL 网表文件和 Verilog 网表文件。 第 20 页 基于基于 FPGAFPGA 对对 SDSD 卡读取控制卡读取控制 TFTTFT 显示系统设计说明书显示系统设计说明书 4.1.3 结构设计图 图 4-1-1 数码相框 Quartus 设计结构图 第 21 页 基于基于 FPGAFPGA 对对 SDSD 卡读取控制卡读取控制 TFTTFT 显示系统设计说明书显示系统设计说明书 4.24.2 设计流程框图设计流程框图 Quartus II 9.0 原理图设计：主要完成数

30、码相框核心系统的原理图设计、编译、 仿真测试、文件下载。 各子模块 Verilog 设计 各子模块 编译 仿真 模块连接 形成系统原理图 工程整体 编译仿真测试 配置芯片引脚 下载 图 4-2-1 Quartus II 9.0 设计流程图结构图 Protel 99SE 电路原理图设计：完成整个数码相框的 FPGA 最小系统及外围电路 的原理图设计。 S_DB 015 S_A011 S_C LK S_B A01 S_nC AS S_C KE S_nR AS S_nW E S_nC S S_UDQM S_LDQM TC K TDO TDI TM S C ONF_DONE nC E nC SO DC

31、 LK DATA0 nC ONFIG PIN1208 FPGA EP2C 8.SchDoc PIN1208 IO IO下下.SchDoc S_DB 015 S_A011 S_C LK S_nC AS S_C KE S_nR AS S_nW E S_nC S S_UDQM S_LDQM S_B A01 SDR AM SDR AM .SchDoc Power Power.SchDoc TC K TDO TDI TM S C ONF_DONE nC E nC SO DC LK DATA0 nC ONFIG 下下下下 下下下下.SchDoc PIN1208 S_DB 015 S_A011 S_B A0

32、1 图 422 数码相框系统 Protel99SE 设计 第 22 页 基于基于 FPGAFPGA 对对 SDSD 卡读取控制卡读取控制 TFTTFT 显示系统设计说明书显示系统设计说明书 5 5 系统调试与仿真系统调试与仿真 5.15.1 SDSD 卡模块的仿真卡模块的仿真 该仿真应用了可编程逻辑器件开发工具 Quartus II 中 SingalTap II 嵌入式逻 辑分析器。SignalTap II 嵌入逻辑分析仪集成到 Quartus II 设计软件中，能够捕获 和显示可编程单芯片系统（SOPC）设计中实时信号的状态，这样开发者就可以在整个 设计过程中以系统级的速度观察硬件和软件的交

33、互作用。它支持多达 1024 个通道， 采样深度高达 128Kb，每个分析仪均有 10 级触发输入/输出，从而增加了采样的精度。 SignalTap II 为设计者提供了业界领先的 SOPC 设计的实时可视性，能够大大减少验 证过程中所花费的时间。SignalTap II 将逻辑分析模块嵌入到 FPGA 中，如图 1 所示。 逻辑分析模块对待测节点的数据进行捕获，数据通过 JTAG 接口从 FPGA 传送到 Quartus II 软件中显示 SD 卡模块的仿真波形如图 5-1-1. 图 5-1-1 SD 卡模块的仿真波形 第 23 页 基于基于 FPGAFPGA 对对 SDSD 卡读取控制卡读

34、取控制 TFTTFT 显示系统设计说明书显示系统设计说明书 6 6 系统功能、指标参数系统功能、指标参数 6.16.1 系统功能系统功能 1、使用 FPGA 系统的 ISP1362 及接口完成 USB 数据的读取；SD 卡接口完成 SD 卡 数据的读取；自动判断哪一个接口处有硬件连接请求。 2、使用 FPGA 平台，讲存储在 SDRAM 内部的图片或者视频数据，显示回放在 TFT. 3、对于不同大小的图片，系统可以根据输出屏幕的大小自动调节图片大小并改 善图像质量。 4、通过按键选择播放的方式。支持一张图片长久显示，支持多张图片循环显示。 6.26.2 系统指标参数测试系统指标参数测试 6.2

35、.1 性能参数 系统工程在 QuartusII9.0 中编译后各种资源的占用情况，如图 6-2-1. 图 6-2-1 资源利用情况 6.2.2 图片参数 1、输出图像分辨率：640*480 800*480 2、输出图像格式：RGB 格式 第 24 页 基于基于 FPGAFPGA 对对 SDSD 卡读取控制卡读取控制 TFTTFT 显示系统设计说明书显示系统设计说明书 3、SDRAM 刷新频率：大于等于 100MHZ 7 7 设计总结设计总结 通过此次课程设计，使我更加扎实的掌握了有关 EDA 技术方面的知识，在设计过 程中虽然遇到了一些问题，但经过一次又一次的思考，一遍又一遍的检查终于找出了

36、原因所在，也暴露出了前期我在这方面的知识欠缺和经验不足。实践出真知，通过亲 自动手制作，使我们掌握的知识不再是纸上谈兵。在课程设计过程中，我们不断发现 错误，不断改正，不断领悟，不断获取。最终这次课程设计终于顺利完成了。在设计 中遇到了很多问题，最后在老师的指导下和同学的合作下，终于游逆而解。在今后社 会的发展和学习实践过程中，一定要不懈努力，不能遇到问题就想到要退缩，一定要 不厌其烦的发现问题所在，然后一一进行解决，只有这样，才能成功的做成想做的事。 课程设计是一门专业课，给我很多专业知识以及专业技能上的提升，同时，设计让我 感触很深。使我对抽象的理论有了具体的认识。通过这次课程设计，我掌握

37、了常用元 件的识别和测试；熟悉了常用仪器、仪表；了解了电路的连线方法；以及如何提高电 路的性能等等，通过查询资料，也了解了数码相框的构造及原理。我认为，在这次设 计的过程中，不仅培养了独立思考、动手操作的能力，在各种其它能力上也都有了提 高。更重要的是，在实验课上，我们学会了很多学习的方法，而这是日后最实用的。 回顾起此课程设计，至今我仍感慨颇多，从理论到实践，学到很多很多的东西，同时 不仅可以巩固了以前所学过的知识，而且学到了很多在书本上所没有学到过的知识。 通过这次课程设计使我懂得了理论与实际相结合是很重要的，只有把所学的理论知识 与实践相结合起来，从理论中得出结论，才能真正为社会服务，从

38、而提高自己的实际 动手能力和独立思考的能力。在设计的过程中遇到问题，可以说得是困难重重，但可 喜的是最终都得到了解决。 在实验过程中，也对团队精神的进行了考察，让我们在 合作起来更加默契，只有互相之间默契融洽的配合才能换来最终完美的结果。此次设 计也让我明白了思路即出路，有什么不懂不明白的地方要及时请教或上网查询，只要 认真钻研，动脑思考，动手实践，就没有弄不懂的知识，收获颇丰。 第 25 页 基于基于 FPGAFPGA 对对 SDSD 卡读取控制卡读取控制 TFTTFT 显示系统设计说明书显示系统设计说明书 8 8 参考文献参考文献 1 潘松,黄继业.EDA技术实用教程 M .北京:科学出版

39、社, 2002. 2 杨君,王景存.基于VerilogHDL的流水线的设计方法及应用J.武汉科技大学学报 (自然科学版) ,2002,25(4): 394396. 3 王景存,李炳生,郝国法等.用FPGA实现数字逻辑分析仪设计J.武汉科技大学学 报(自然科学版),2001,24(1):298300. 4王金明.数字系统设计与 Verilog HDL M .电子工业出版社（第四版）. 2011. 5吴厚航.深入浅出玩转 FPGAJ. 北京：北京航空航天大学出版社.2010. 6夏宇闻.Verilog 数字系统设计教程 M .北京：北京航空航天大学出版社.2003. 第 26 页 基于基于 FPG

40、AFPGA 对对 SDSD 卡读取控制卡读取控制 TFTTFT 显示系统设计说明书显示系统设计说明书 9 9 附录附录: :原理图原理图 IO, (ASDO) 1 IO, (nCSO) 2 IO, LVDS15p (CRC_ERROR) 3 IO, LVDS15n (CLKUSR) 4 IO, LVDS14p 5 IO, LVDS14n 6 IO, LVDS13p, DQ1L0/_ 8 IO, LVDS13n, DQ1L1/_ 10 IO, LVDS12p, DQ1L2/_ 11 IO, LVDS12n, DQ1L3/_ 12 IO, VREFB1N0 13 IO, LVDS8p, (DPCL

41、K0/DQS0L)/(DPCLK0/DQS0L) 14 IO, LVDS8n 15 IO, LVDS7p, (DPCLK1/DQS1L)/(DPCLK1/DQS1L) 30 IO, LVDS7n 31 IO, LVDS6n, DQ1L4/_ 33 IO, DQ1L5/_ 34 IO, LVDS5p, DQ1L6/_ 35 IO, VREFB1N1 37 IO, LVDS3n, DQ1L7/_ 39 IO, LVDS2p, DQ1L8/_ 40 IO, LVDS2n, (DM1L/BWS#1L)/_ 41 IO 43 IO, LVDS0p 44 IO, LVDS0n 45 IO 46 IO, P

42、LL1_OUTp 47 IO, PLL1_OUTn 48 BANK 1 UA EP2C8Q208C8N IO, LVDS37n 160 IO, LVDS37p, DQ0T0/DQ1T0 161 IO, LVDS36n, DQ0T1/DQ1T1 162 IO, LVDS36p, DQ0T2/DQ1T2 163 IO, LVDS35n, DQ0T3/DQ1T3 164 IO, LVDS35p, DQ0T4/DQ1T4 165 IO, LVDS34n 168 IO, LVDS34p, (DPCLK8/DQS0T)/(DPCLK8/DQS0T) 169 IO, VREFB2N0 170 IO, LVD

43、S33n, DQ0T5/DQ1T5 171 IO, LVDS33p, DQ0T6/DQ1T6 173 IO, LVDS31n, DQ0T7/DQ1T7 175 IO, LVDS31p, _/DQ1T8 176 IO, LVDS29n, DM0T/(DM1T0/BWS#1T0) 179 IO, LVDS29p 180 IO, LVDS28n 181 IO, LVDS28p 182 IO, LVDS26p, DQ1T0/DQ1T9 185 IO, LVDS25n 187 IO, LVDS25p, DQ1T1/DQ1T10 188 IO, LVDS24n, DQ1T2/DQ1T11 189 IO,

44、LVDS24p, DQ1T3/DQ1T12 191 IO, VREFB2N1 192 IO, LVDS23n, DQ1T4/DQ1T13 193 IO, LVDS23p, DQ1T5/DQ1T14 195 IO, LVDS21n 197 IO, LVDS21p 198 IO, LVDS19n 199 IO, LVDS19p, (DPCLK10/DQS1T)/(DPCLK10/DQS1T) 200 IO, LVDS18n, DQ1T6/DQ1T15 201 IO, LVDS18p, DQ1T7/DQ1T16 203 IO, LVDS17p, DQ1T8/DQ1T17 205 IO, LVDS17

45、n (DEV_CLRn) 206 IO, LVDS16p, (DM1T/BWS#1T)/(DM1T1/BWS#1T1) 207 IO, LVDS16n 208 BANK 2 UB EP2C8Q208C8N IO, LVDS56n 105 IO, LVDS56p, (DM1R/BWS#1R)/(DM1R1/BWS#1R1) 106 IO, LVDS54n (INIT_DONE) 107 IO, LVDS54p (nCEO) 108 IO, LVDS53n, DQ1R8/DQ1R17 110 IO, LVDS53p, DQ1R7/DQ1R16 112 IO, LVDS52n, DQ1R6/DQ1R

46、15 113 IO, LVDS52p, DQ1R5/DQ1R14 114 IO, LVDS51n, DQ1R4/DQ1R13 115 IO, LVDS51p, DQ1R3/DQ1R12 116 IO, VREFB3N1 117 IO, DQ1R2/DQ1R11 118 IO, LVDS48n, DQ1R1/DQ1R10 127 IO, LVDS48p, (DPCLK6/DQS1R)/(DPCLK6/DQS1R) 128 IO, LVDS47n, DQ1R0/DQ1R9 133 IO, LVDS47p, (DPCLK7/DQS0R)/(DPCLK7/DQS0R) 134 IO, LVDS46n,

47、 DM0R/(DM1R0/BWS#1R0) 135 IO, LVDS46p, _/DQ1R8 137 IO, LVDS45n, DQ0R7/DQ1R7 138 IO, LVDS45p, DQ0R6/DQ1R6 139 IO, LVDS44n, DQ0R5/DQ1R5 141 IO, LVDS44p, DQ0R4/DQ1R4 142 IO, LVDS42n, DQ0R3/DQ1R3 143 IO, LVDS42p, DQ0R2/DQ1R2 144 IO, VREFB3N0 145 IO, LVDS39n, DQ0R1/DQ1R1 146 IO, LVDS39p, DQ0R0/DQ1R0 147

48、IO, LVDS38n 149 IO, LVDS38p 150 IO, PLL2_OUTp 151 IO, PLL2_OUTn 152 BANK 3 UC EP2C8Q208C8N IO, LVDS77n (DEV_OE) 56 IO, LVDS77p, (DM1B/BWS#1B)/(DM1B1/BWS#1B1) 57 IO, LVDS76p, DQ1B8/DQ1B17 58 IO, LVDS76n, DQ1B7/DQ1B16 59 IO, LVDS75p, DQ1B6/DQ1B15 60 IO, LVDS75n, DQ1B5/DQ1B14 61 IO, LVDS74p, (DPCLK2/DQ

49、S1B)/(DPCLK2/DQS1B) 63 IO, LVDS74n 64 IO, VREFB4N1 67 IO, LVDS70p, DQ1B4/DQ1B13 68 IO, LVDS70n, DQ1B3/DQ1B12 69 IO, LVDS68p, DQ1B2/DQ1B11 70 IO, LVDS68n, DQ1B1/DQ1B10 72 IO, LVDS67p, DQ1B0/DQ1B9 74 IO, LVDS67n 75 IO, LVDS66p 76 IO, LVDS66n 77 IO 80 IO, LVDS64p 81 IO, LVDS64n 82 IO, LVDS63p, DM0B/(DM1B0/BWS#1B0) 84 IO, LVDS63n, _/DQ1B8 86 IO, LVDS62p, DQ0B7/DQ1B7 87 IO, LVDS62n, DQ0B6/DQ1B6 88 IO, VREFB4N0 89 IO, LVDS61p, DQ0B5/DQ1B5 90 IO, LVDS61n, DQ0B4/DQ1B4 92 IO, LVDS60p, (DPCLK4/DQS0B)/(DPCLK4/DQS0B) 94 IO, LVDS