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1、第一章总体方案设计分析第一节 系统方案设计一 题目要求本次课程设计要求对10kHz带阻网络对20Hz20kHz信号进行滤波，以10kHz时输出信号电压幅度为基准，要求最大衰减10dB。经过数字幅频均衡器后，要求输出信号通频带20Hz20kHz内的电压幅度波动以10kHz时输出信号为基准起伏1.5dB以内。二 方案比较（一）带阻网络与数字均衡器的接口方案一：PCM1803PCM1803是将模拟信号转换成16bit的PCM信号的专用编码器，是一个均匀量化器，采用IIS接口，操作起来简单，但FPGA里面需要采用相同的通信协议，需要进行数据的串并转换，程序稍显复杂。方案二：高速AD用高速AD采集模拟信
2、号，然后经过数字幅频均衡器处理后送到后级功放，此方法优点是程序编写简单，易调试，对具有丰富IO口的FPGA来说采用并行通信完全不成问题，因此我们选择该方案。(二)幅频均衡方案选择方案一：采用数字AGC方案。即使用双频欠采样法测得信号幅值，然后将输入的信号在FPGA内部进行乘法处理得到系数，再对以后输入的信号同比例放大，再通过D/A转换器输出，即可得到幅值固定的信号。此方案实现简单，但是由于峰值的采样需要有一定的采样点数，低频信号需要较长时间才能得到稳定的输出波形，局限性较明显。方案二：用A/D转换器对信号进行采样，然后对数字信号进行FFT变换，得到其频率谱，然后在频域进行调整，最后进行IFFT
3、变换，得到均衡后的信号。但是频率分辨率和响应速度不能同时做到很高，而且占用FPGA资源太多。方案三：采用数字滤波器方案，首先测该带阻网络的幅频特性，然后推导出其互补网络的幅频特性，再通过反傅立叶变换可以得到互补网络的时域冲激响应，接着用matlab求得滤波器的系数，最后由FPGA设计FIR滤波器，并由D/A转换器将信号输出。此种方法实现较为复杂，需要占用FPGA大量资源，但是不用耗费长时间，并且能实现扫频信号的幅频均衡。综上所述，方案一由于反应速度慢并且不能对非周期信号产生作用，方案二速度慢且占用了过多的资源。方案三虽然也占用大量资源且计算复杂，但是能迅速对信号进行幅频均衡，并且此种方案目前相
4、对成熟，且对于FPGA来说较易实现，因此我们选择方案三。（三）系统总体方案设计及实现方框图系统总体框图如下图所示，输入信号在进入幅频均衡器之前先通过前级放大使小信号达到合适大小，并且通过带通滤波器抑制带外噪声，然后经过带阻网络进入幅频均衡模块。幅频均衡模块由A/D转换器、D/A转换器和FPGA组成。 A/D采样数据进入FPGA后通过内部数字滤波器。数据在处理完成后由D/A输出得到均衡后的模拟信号。图一 系统设计框图第二章 系统各模块电路设计第一节带阻网络设计根据题目要求，设计如下电路。本级带阻滤波网络对不同频率的输入信号衰减不同，产生不同幅度的信号输入到后级，FPGA中将IIR滤波器的设计均衡
5、算法对此信号进行幅频均衡。图二带阻网络原理图及仿真图第二节AD模块电路设计一 硬件设计由于要进行数字幅频均衡，因此前端输出的模拟信号要经过AD转换，转换成12位的数字信号送给FPGA进行处理。AD电路原理图如下图所示。图三原理图二 AD模块程序： 本段程序主要实现数据采集，即经带阻网络输出的模拟信号，经过AD模块后，实现有模拟信号到数字信号的转变。变换后的数字信号再经过IIR滤波器，从而实现幅频均衡。module AD(clk,reset,data_in,AD_data,AD_clk);input clk;/100KHZinput reset;input 11:0data_in;output
6、11:0 AD_data;output AD_clk;reg 11:0 AD_data_r;always(negedge clk or posedge reset)beginif(reset)AD_data_r=12b0;elseAD_data_r=data_in;endassign AD_data=AD_data_r;assign AD_clk=clk;endmodule第三节FPGA幅频模块设计一 数字幅频均衡数字幅频均衡是本设计的关键，为构建良好的均衡算法，我们需通过对上级带阻网络进行幅频特性分析。我们先设定一正弦信号的幅度为恒定值5V，改变信号频率，测定经带阻网络后输出信号。由此，我们
7、可以应用数字信号处理技术，设计一与外部带阻网络特性完全相反的IIR带通滤波器，得到滤波器系数，并将其以12bit量化，在FPGA中编程实现Matlab所设计的带通滤波器，以对输入FPGA的数字信号进行幅频均衡，实现题目的要求。图四 FPGA幅频均衡模块IIR模块程序： 本段程序主要是实现IIR滤波，对有AD采集的信号进行滤波，也即是进行幅频均衡。此段程序是整个系统的核心部分。module IIR(clk,reset,Data_in,Data_out);input clk; /100KHZinput reset;input 11:0 Data_in;output 11:0 Data_out;re
8、g 11:0 data_1,data_2,data_3;wire 25:0 Data_feedforward;wire 25:0 Data_feedback;wire 25:0 Data_t;reg 11:0 dat_1,dat_2,dat_3;wire 23:0 data_11,data_33;wire 23:0 dat_11,dat_22,dat_33;/-/output 11:0 data_1;/output 11:0 data_2;/output 11:0 data_3;/output 23:0 data_11;/-/parameter b1=12d37, b2=12d0, b3=12
9、d4058;parameter a1=12d4095, a2=12d4018, a3=12d4020;always(posedge clk or posedge reset)beginif(reset)begindata_1=12b0;data_2=12b0;data_3=12b0;endelsebegindata_1=Data_in;data_2=data_1;data_3=data_2;endend/assign Data_feedforward=b1*data_1+b3*data_3;/-/multb_1 b_1 (.dataa (data_1),.datab (b1),.result
10、(data_11);multb_3 b_3 (.dataa (data_3),.datab (b3),.result (data_33);assign Data_feedforward=data_11+data_33; /-/multa_1 a_1(.dataa (dat_1),.datab (a1),.result (dat_11);multa_2 a_2(.dataa (dat_2),.datab (a2),.result (dat_22);multa_3 a_3 (.dataa (dat_3),.datab (a3),.result (dat_33);assign Data_feedba
11、ck=dat_11+dat_22+dat_33;assign Data_t=Data_feedforward+Data_feedback;/-/always(posedge clk or posedge reset)beginif(reset)begindat_1=12d0;dat_2=12d0;dat_3=12d0;endelsebegindat_1=Data_out;dat_2=dat_1;dat_3=dat_2;endendassign Data_out=Data_t25:14;endmodule二 IIR模块仿真时序图 如下图所示：是FPGA核心部分的IIR滤波器设计程序进软件仿真后的
12、波形图：图四 仿真时序图第四节 转换模块设计一 硬件设计 该电路主要是实现由数字信号到模拟的转变，即把有FPGA输出的数字信号还原成模拟信号，从而进行后面信号的测试。看其经过幅频电路的信号是否符合题目要求。图五DAC902原理图二 DA模块程序：本段程序主要实现由FPGA幅频均衡后的信号进行数字到模拟的实现，变换后的模拟输入到AD电路。从而实现信号的数字到模拟的转换。DA模块程序：module DA(clk,reset,data_in,DA_clk,DA_data);input clk;input reset;input 11:0 data_in;output 11:0 DA_data;out
13、put DA_clk;reg 11:0 DA_data_r;always(posedge clk or posedge reset)beginif(reset)DA_data_r=12b0;elseDA_data_r=data_in;endassign DA_data=DA_data_r;assign DA_clk=clk;endmodule第五节 系统顶层程序设计 一 顶层程序设计 本段程序主要实现系统各个模块之间的接口连接，使之成为一个能实现幅频功能的的FPGA系统。顶层程序：module top_1(clk,n_reset,DA_clk,DA_data,AD_clk,AD_data);i
14、nput clk;input n_reset;input 11:0 AD_data;output AD_clk;output DA_clk;output 11:0 DA_data;reg 7:0 count;reg clk_100KHZ_r;wire clk_100KHZ;wire 11:0 data_1,data_2;wire reset;assign reset=n_reset;always(posedge clk or posedge reset)beginif(reset)begincount=8b0;clk_100KHZ_r=1b0;endelsebegincount=count+1
15、b1;if(count=8d249)begincount=8b0;clk_100KHZ_r=clk_100KHZ_r;endelseclk_100KHZ_r=clk_100KHZ_r;endendassign clk_100KHZ=clk_100KHZ_r;AD AD_1(.clk(clk_100KHZ), .reset(reset), .data_in(AD_data), .AD_data(data_1), .AD_clk(AD_clk);IIR IIR_1(.clk(clk_100KHZ), .reset(reset), .Data_in(data_1), .Data_out(data_2
16、) );DA DA_1(.clk(clk_100KHZ), .reset(reset), .data_in(data_2), .DA_clk(DA_clk), .DA_data(DA_data) );Endmodule二 顶层文件生成系统框图如下图所示，为本次程序设计后有软件生成的系统图，其中主要有三个模块组成：AD模块，IIR滤波器和模块。图六 顶层文件生成框图第三章系统结果测试与分析第一节 系统测试与分析一 带阻网络输出测试结果与分析（一 ）测试仪器及条件1. 100MHz双通道数字示波器，TDS10122. 函数信号发生器，SG16523. 交流毫伏表，AS2173D4. 数字式万用表，
17、DT9205A+5. 测试条件：室温（二）测试方案、结果及分析带阻网络特性测试测试方法：输入峰峰值为5V的正弦波信号，改变输入信号频率，结果如下表所示：F/Hz20406080100120140160180200V3/mV1000664544480448424416400400392F/Hz220240260280300320340360380400V3/mV384384384384372372372372372368F/Hz420440460480500550600650700750V3/mV368368372372372376380380384388F/Hz8008509009501000
18、12001400160018002000V3/mV392392392396400408420436452464F/Hz2200240026002800300032003400360038004000V3/mV480500516536556572592616632652F/Hz4200440046004800500052005400560058006000V3/mV668692712744768784800824832848F/Hz6200640066006800700072007400760078008000V3/mV872896912936944976984101010201040F/Hz8
19、2008400860088009000920094009600980010000V3/V1.061.071.101.101.131.141.161.181.191.21F/Hz10500110001150012000125001300013500140001450015000V3/V1.241.281.321.361.401.421.461.501.511.55F/Hz15500160001650017000175001800018500190001950020000V3/V1.571.601.621.651.671.741.781.801.821.84表一结果分析：10KHz时输出信号幅度为
20、1.21V，输出信号幅度最小为368m，最大衰减为-20*log（0.368/1.21）=10.34dB，达到题中所要求的10dB的衰减。二 数字幅频均衡输出及分析测试方法：输入有效值为5mV的正弦波信号，改变输入信号频率，结果如图3-3下所示：F/Hz204060801005001000150020002500V/mV472436384368348316328344364380F/Hz30003500400045005000600070008000900010000V/mV396400416420432436440440440432F/Hz11000120001300014000150001
21、600017000180001900020000V/mV432432432424420420420420420420表二结果分析：10KHz时输出信号幅度为432mV，输出信号幅度最小为316mV，最大衰减为-20*log（316/432）=2.02dB，幅度波动略微超出范围。改进方法：可以通过优化程序、重新构建均衡算法，尽量使其控制在1.5dB之间。第四章 总结心得体会对于我的这次大型系统课程设计，我的感受是无法用语言来表达的，我感受最深的就是，设计一个系统并不是我们想象中的那么简单。以前，我们学的都是理论知识，有些东西我们学了之后并不知道它有什么用，经过这次课程设计之后，我觉的对于以前学的
22、知识，凡是这设计电路用到的元件，以前有些不明白的，为了把这次课程设计做好，自己就慢慢研究，搞懂了许多。另外，我觉得如何利用好学校的图书馆资源和网络资源真实非常的重要，因为这表明了一个人获多你所想要的信息的能力。这个能力对于我们以后的发展有很大的帮助。其次。我觉得小组讨论这种学习方法非常好，它能够把每个人的问题集中起来，有利于问题的讨论和解决，体现了团队精神的重要性。因为在现实生活中，有些工作并不是一个人能够独立完成的。这次设计也让我明白了，在开始动手之前，思考问题一定要缜密，否则，就会出现当我们进行设计时，旧的问题解决了，新的问题不断，很是浪费时间。这次设计也让我认识到，如果自己的理论知识没有
23、学好，就很难把它运用到实际的电路当中。所以要想搞好设计，必须对设计的原理及各个器件的功能要相当的熟悉，这样，才能很好的设计符合要求的电路。对于完成这次课程设计，首先感谢老师帮助我们分析和指导，也谢谢同组同学们帮助我解决一些问题。最后，恳请老师对我的设计进行批评和改正，我会对自己的学习识方面的不足进行弥补，对自己的缺点进行改正。使自己的学习能力逐渐的得到提高。主要参考文献1.夏宇闻 主编. Verilog数字系统设计教程.北京:航空航天大学出版社.2004.2.Sanjit K.Mitra美著 孙洪 余翔宇等译 数字信号处理基于计算机的方法（第二版）.北京：电子工业出版社.2006.3.徐志军,
24、徐光辉 主编. CPLD/FPGA的开发与应用.北京：电子工业出版社，2002.4.康华光 主编 .电子技术基础-数字部分.北京：高等教育出版社.1998.5.谭会生等 主编 .EDA技术及应用.西安：西安电子科技大学出版社.2001.6.潘松等 主编. EDA技术实用教程.北京：科学出版社.2006.7.雷伏容 主编. VHDL电路设计.北京：清华大学出版社.2006.8.Charles H.Roth等著.数字系统设计与VHDL.北京：电子工业出版社，2008.9.陈后金 主编 数字信号处理(第二版).北京： 高等教育出版社.2008.附录：附一 系统总原理图DescriptionDesig
25、natorFootprintLibRefQuantityADADLTC1414LTC14141FET Operational AmplifierAR1CAN-8/D9.4Op Amp1Polarized Capacitor (Axial)C1RB.5/1.0Cap Pol21Polarized Capacitor (Axial)C2RB.5/1.0Cap Pol21Polarized Capacitor (Axial)C3RB.5/1.0Cap Pol21Polarized Capacitor (Axial)C4RB.5/1.0Cap Pol21Polarized Capacitor (Axi
26、al)C5RB.5/1.0Cap Pol21Polarized Capacitor (Axial)C6RB.5/1.0Cap Pol21Polarized Capacitor (Axial)C7RB.5/1.0Cap Pol21Polarized Capacitor (Axial)C8RB.5/1.0Cap Pol21Polarized Capacitor (Axial)C9RB.5/1.0Cap Pol21DA DADAC904LTC1414_11Generic AntennaE1PIN1Antenna1ResistorR1AXIAL-0.4Res21ResistorR2AXIAL-0.4R
27、es21ResistorR3AXIAL-0.4Res21ResistorR4AXIAL-0.4Res21ResistorR5AXIAL-0.4Res21ResistorR6AXIAL-0.4Res21ResistorR7AXIAL-0.4Res21ResistorR8AXIAL-0.4Res21ResistorR9AXIAL-0.4Res21ResistorR10AXIAL-0.4Res21ResistorR11AXIAL-0.4Res21ResistorR12AXIAL-0.4Res21ResistorR13AXIAL-0.4Res21THS4503THS4503THS450345031MAX 7000A Programmable Logic DeviceU1QCC-J44EPM7064AELC44-101XTAL晶振JZ32768JT1附二 元器件清单24