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1、基于FPGA双积分ADC设计双积分型ADC又称为双斜率或多斜率ADC，它的应用也比较广泛。它由1个带有输入切换开关的模拟积分器、1个比较器和1个计数单元构成，通过两次积分将输入的模拟电压转换成与其平均值成正比的时间间隔。与此同时，在此时间间隔内利用计数器对时钟脉冲进行计数，从而实现A/D转换。因此这种转换器又多称为电压时间转换型（VT型）。双积分型ADC两次积分的时间都是利用同一个时钟发生器和计数器来确定，因此所得到的D表达式与时钟频率无关，其转换精度只取决于参考电压VR。此外，由于输入端采用了积分器，所以对交流噪声的干扰有很强的抑制能力。能够抑制高频噪声和固定的低频干扰（如50Hz或60Hz
2、），适合在嘈杂的工业环境中使用。这类ADC主要应用于低速、精密测量等领域，如数字电压表。优点：分辨率高，线性度好；功耗低、成本低。由于通过积分方法来测量信号电压，具有较强的抗脉冲干扰能力；另外，在两次积分内，只要RC元件参数不发生瞬时改变，转换结果就与RC值无关，因此它对元件的稳定性要求不高。缺点：转换速率低，转换速率在12位时为100300SPS。双积分型转换器，因有积分器的存在，积分器的输出只对输入信号的平均值有所响应，所以，它突出优点是工作性能比较稳定且抗干扰能力强；而且从原理上，只要两次积分过程中积分器的时间常数相等，计数器的计数结果与 RC 无关，所以，该电路对 RC 精度的要求不高
3、，而且电路的结构也比较简单。适合题目要求、成本低、分辨率高、线性度好的方案无疑是双积分型模数转换2、双积型模数转换器原理双积分型模数转换方法，属于间接转换它。它将待转换的输入模拟电压转换为与其平均值成正比的时间间隔，在此时间间隔内利用计数器对时钟脉冲进行计数，从而实现转换。其原理如下图示图、双积分型模数转换原理框图双积分型模数转换完成一次转换需历经两个过程：固定时间，积分器对Ux积分，电容电压Uc从0变到某一确定值；积分电压换成与Ux符号相反的Vref并开始进行第二次积分（反向积分），直到比较器检出Uc为0。如下图所示：图、双积分转换过程示意图3、系统原理框图三、系统设计与实现1、模拟电路部分
4、设计与实现两次积分的切换，使用多路模拟开关CD4052来实现。CD4052内有两个四选一，本设计只用到一个四选一，未用的一路接地。负参考电源Vref由负电源分压产生，为电路调试方便，使用了精密可调电阻。信号输入部分也使用了可调电阻分压，以期可以转换更高电压的信号，信号从JP13输入。控制逻辑接口从JP3引出。图、模拟多路开关对积分切换积分部分电路如下图示：图、积分部分电路积分运放选用具有低失调电压的OP07。由CD4052选通的信号从IN输入，积分输出接CD4052的X0，用以转换前的电容放电。比较输出部分电路如下图所示：图、比较输出部分电路2、数字电路部分设计与实现数字部分主要有一个同步状态
5、机分4个状态进行操作。开始状态：控制模拟多路开关使积分器进入放电状态，初始化系统，然后经入延时状态。第一状态：对输入电压积分，控制模拟多路开关，使积分器对输入电压积分同时开始对积分时间计时。当定时器溢出时，转到状态延时状态。第二状态：对参考电压定压积分，当积分器输出电压低于比较电压时，停止计时同时将定时器值输出锁存。延时状态：延时状态分两种情况，当定时器溢出时，对定时器复位，同时跳到第二状态；当比较起比较器输出为0时，跳到第一状态。3、单片机处理及显示 单片机部分主要是DAC，LCD输出及源码与格雷码的转化。在DAC输出方面，采用片内的12位DAC，单片机通过通用I/O端口采集数据，取其数据的
6、高八位作为DAC输出，连接示波器，还原波形。同时将采集到的数据在单片机内进行相应的转换，转换为格雷码，并在LCD上显示源码与对应格雷码。四、测试A、线性度测试：以25Hz频率，800mV(Vpp)三角波为输入，将转换后的数据送入DA，观察还原后的波形与输入波形之间的线性度。实测波形如下图所示：上图中，上面波形为输入信号，下面的为还原后的信号。可见，没有明显失真。B、输入幅度测试：将输入波形的幅度从0至2V变化，观察还原波形失真情况，测试表明，可以达到题目要求的0至2V。C、同步锁存信号及采样速率测试：同步锁存信号由FPGA产生，它即代表了采样速率，测试显示同步锁存信号频率为13K，即采样频率可
7、以达到13K。附VERILOG程序module count( cp, reset, outs, carry); input cp; input reset; output carry; output 7:0outs; reg carry; reg 7:0outs; initial begin carry = 0; outs =0; end always ( posedge cp or posedge reset ) begin if(reset = 1) begin carry = 0; outs = 0; end else begin if(outs 255) begin carry = 0
8、; outs = outs+1; end else begin outs = 255; carry = 1; end end endendmodule /count模块module kz (datain,dataout,adreset,comp,carry,resetout,s,cp,sync);input 7:0datain;input comp;input carry;input adreset;output 7:0dataout;output sync;input cp;output resetout;output 1:0s;reg 7:0dataout;reg 1:0s;reg res
9、etout;reg 1:0state;reg 1:0delaytime;reg sync;parameter START = 2b00 ;parameter FIR = 2b01 ;parameter SEC = 2b10 ;parameter DELAY = 2b11 ;initial begin resetout =0; dataout = 0; s = 2b00 ; delaytime =0; endalways(posedge cp) if(adreset) begin resetout =0; dataout = 0; s = 0 ; state =2b00; sync = 1; e
10、nd else case(state) START : begin resetout = 1; s = 2b00; delaytime =0; state = DELAY; end FIR : begin if(carry = 0) s = 2b01; else begin resetout = 1; delaytime =0; state = DELAY; end end SEC : begin if(comp = 1) s = 2b10; elsebegin dataout = datain; sync =1; state = START; end end DELAY : begin if
11、(delaytime 2b11) delaytime =delaytime+1; else begin delaytime =0; resetout = 10; if(comp =0) begin state = FIR; end else begin state = SEC; sync = 0; end endenddefault : state = START; endcase endmodule /控制模块module time1m(clkall, clk,);input clkall;output clk;reg clk;reg 4:0i; always (posedge clkall) begin if(i=5) begin i = 0; clk = clk; end else begin i = i+1; end end / Module contentsendmodule /时间模块