《18微米芯片后端设计的相关技术.pdf》由会员分享，可在线阅读，更多相关《18微米芯片后端设计的相关技术.pdf（5页珍藏版）》请在三一文库上搜索。
1、0. 18 微米芯片后端设计的相关技术微米芯片后端设计的相关技术 黄令仪、杨旭、陈守顺、左红军、蒋见花黄令仪、杨旭、陈守顺、左红军、蒋见花 中国科学院微电子中心中国科学院微电子中心 前言：前言： 现今我国对集成电路芯片的需求量每年正以 15的速度增加，它们广泛的 应用于通讯、计算机、网络等高科技领域。下表给出 1997 年到 2014 年国际集成 电路工艺的发展趋势： 从表中我们可以看到：工艺尺寸愈来愈小，晶体管数目愈来愈大，时钟频 率愈来愈高。这样，就给 ASIC 的设计带来了两个突出的技术问题：引线延迟在 整个电路的链路中所占的比例愈来愈大，系统的逻辑设计，已不能单纯的根据器 件本身的延迟
2、来确定其功能。因此，系统设计必须和物理设计紧密结合。也就是 说： 设计的中心在发生变化， 从以功能设计为中心， 到以器件的时序设计为中心， 正转向以引线延迟设计为中心。如下图所示： 此外，当进入 0.18 或更细尺寸时，信号完整性问题非常突出了。所谓信 号完整性主要包括：由耦合电容导致的信号串扰（CrossTalk） ，由给芯片加电源、 地网络时，在电源线上产生的压降（IRdrop） 。这些技术是必须解决的，这也是 当前 EDA 业界十分热门的技术。 时序模拟的精确性：时序模拟的精确性： 由于互连引线延迟在整个电路链中所占的比例已超过 80，而通常在综合 优化中，互连引线的延迟是采用“线模型”
3、 （wireload model） ，其内容为多长引 线等效多少个标准负载。而线模型的产生来源于加工完的芯片，实测其长度及其 相应的引线延迟，并利用统计值来确定的。因此，根据线模型进行综合时的时序 估计与布局布线完成后的时序估计必然会造成一定的差异。 如何才能使这两者的 时序估计一致起来， 成为深亚微米大规模集成电路芯片设计技术的关键。 Cadence 公司推出的PKS（EnvisiaTM Physically Knowledgeable Synthesis）物理综合工具。 是在综合时就把布局布线中的互连线延迟时间考虑进去。 而且PKS的优化算法比 SE（EnvisiaTM Silicon E
4、nsemble Place and Route）还强。因为将综合优化、布局 布线生成在统一的物理数据库中能够把综合优化后的时序与布局布线后的时序 一致(误差小于 3%)。 我们在 0.18的ASIC设计中就是采用： SEPKS的流程来解 决了时序模拟的精确性。使仿真模拟的速度与实际芯片实测速度一致。 信号完整性信号完整性: 一一. CrossTalk 问题。 引线间的耦合电容会产生串扰信号（CrossTalk）原理图如下： 这种信号间的串扰是随线条宽度不同而不同。 0.25开始出现。 0.18较为严 重。而0.18则非常严重。这个问题若不解决。后果是非常可怕的。即使加工工 艺完美无缺，设计规则
5、完全符合，模拟仿真正确无误。但投片后出来的芯片还是 无法工作。看得见功能不正常，查不出芯片不能工作的原因。因此，解决耦合电 容导致的信号串扰问题已成为研制高速大规模IC芯片的最热门的技术之一。 全球 各大IC研制公司均提出了自己解决这个问题的方法，但都秘而不宣。各大EDA 软件公司如Cadence公司开发了具有信号完整性的布局布线工具（EnvisiaTM Place and Route With Signal Integrity）称为SE_SI ( Silicon Ensemble Place and Route EnvisiaTM Place and Route with Signal In
6、tegrity)。由于SE_SI对耦合电容造成的信 号串扰的算法比较小心，与实际的串扰值相比过于保守。因此Cadence公司紧接 着推出了Celtic程序。其中提出了“时间窗口” （Timing Window）的概念。对每 一条连线由静态时序分析器 （Pearl） 计算出它们在同一个时钟周期内的信号上升 （或下降）的最早到达时间和最晚到达时间，信号上升（或下降）的最小斜率和 最大斜率，信号上升（或下降）的最小源电阻和最大源电阻。只有当入侵连线的 “时间窗口”与受害连线的“时间窗口”重叠而且相位不同时。才可能使受害连 线的功能改变。Cadence公司推出的SEPKS修复耦合电容造成信号干扰的流程
7、 如图： SEPKS 修复耦合电容造成信号干扰的流程修复耦合电容造成信号干扰的流程 当发现了需要修复的连线后，通常有四种方法进行修复： (1) 加宽入侵连线与受害连线之间的距离。 (2) 在受害连线中增加一个缓冲器（Buffer） 。 (3) 在受害连线中增加 N 个缓冲器（Buffers） 。 (4) 在受害连线两侧加 VDD 或 VSS 来屏蔽与其它连线的耦合电容。 在计算哪些连线必须修复时，提高提取寄生参数的精度是很关键的。 Cadence 新近又推出了三维快速的提取寄生参数程序 Fire and Ice。 因此， Cadence 对如何修复由于耦合电容造成的干扰信号，有了完善的解决方案
8、。 二二. IRdrop 问题。 在芯片的电源、地网络上产生的压降（IRdrop）也是信号完整性问题的一 个方面。在深亚微米工艺的低电压工作状态下，当芯片的规模增大，在电源线上 产生的压降增大。从而使电压分布不均匀。当超过一定的值后，导致信号失真， 甚至信号失效。解决的办法是在布线资源得到保证的前提下加宽加密电源线。我 们在进行 0.18 的 ASIC 设计时，采用 Cadence 公司的 Power Analysis 对电源的 分布情况进行分析，其分析的结果跟实际情况符合的很好。 由于我们充分注意了上述两个关键技术的解决。在进行 0.18 芯片的后端 设计中达到了仿真速度与加工后实测的速度一致。 而且没有发现信号完整性的问 题，芯片功能正常。