超大规模集成电路中低功耗设计与分析.pdf

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1、摘要 摘 要 随着 IC 设计的规模更大，速度更快，以及便携式设备的广泛需求，设计中 功耗的问题越来越凸现出来， 所以在整个设计流程中就需要对功耗进行分析和低 功耗设计，这些技术可以保证芯片的每一部分都能高效、可靠、正确地工作。 选择合适的低功耗手段，必须以细致的功耗预估为前提，并且也要掌握工具 的适用范围和能达到的低功耗底限。在流程中尽可能早的分析出功耗需求，可以 避免和功耗相关的设计失败。通过早期的分析，可以使用高层次的技巧来降低大 量的功耗，更容易达到功耗的要求。 本论文围绕数字 CMOS 电路的功耗问题进行展开，主要分成两大部分。 首先针对超大规模集成电路中的功耗分析进行探讨，介绍了在

2、 RTL 级、门 级不同层次上对功耗进行分析的方法和对实际设计的指导意义，并对一个 450 万门的超大规模芯片在各层次上进行功耗分析， 并和流片后测试得到的结果有着 很好的吻合。 然后是对低功耗进行了一些结构上的设计。动态电压缩放（DVS）技术是一 种通过将不同电路模块的工作电压调低到恰好满足系统最低要求来实时降低系 统中不同电路模块功耗的方法，有着良好的应用前景。本论文实现了一款动态电 压缩放（DVS）电路，可应用于突发吞吐量工作模式的处理器，通过和一个电路 实例的整体仿真，验证了该 DVS 电路的低功耗效果。 关键字：低功耗；功耗分析；动态电压缩放 I Abstract Abstract

3、Liu Hainan (Microelectronics and Solid-State Electronics) Directed by Professor Zhou Yumei As the design of IC go into larger and faster, the issue about power consumption is more critical. It is necessary to analysis the power accurately and manage low power techniques in every step of the design f

4、low, so as to assure the efficient, reliable and correct function. Choosing the appropriate low power solutions depends on careful power analysis as well as understanding the capabilities of available tools. Analyzing power requirements as early as possible in the design flow helps avoid power relat

5、ed disasters. Early analysis also makes power goals easier to attain because higher-level techniques save the greatest amount of power. The thesis is made up of two main parts based on the discussion of the digital CMOS power consumption. First of all, this thesis introduces and demonstrates a top-d

6、own VLSI design methodology for power analysis, discuss the method to estimate the power on RTL and gate level, which could serve as a guide to the floorplan and place $set_toggle_region; $toggle_start; 18 第二章 低功耗设计方法与分析 $toggle_stop; Power Compiler 使用power_estimate命令调用 SAIF 文件来确定库和约束， 并反标到设计中，得到功耗预

7、估。Power Compiler 对于没有反标的端口，在每 一个上升沿，缺省的开关活动率是 0.25；并且在模块内部，该端口后面各节点 是以这个缺省值为基准，经过传输后并通过相应计算得到其数值。 在没有准确的负载和开关数据的情况下，在得到了内部功耗后，开关功耗 一般在经验上被预估为内部功耗的 30%，这个数据是比较粗略的预估结果。这 种方法往往是用来评估使用不同设计策略后的功耗结果对比，而不是用来准确 的确定芯片的实际功耗数值。就像前面提到的，在 RTL 级粗略的预估可以为因 为设计存在不可接受的大功耗而在早期提出不可实施的预警。 在早期的分析中，动态功耗是最重要的指标，不过漏功耗也可以通过基

8、于 各种单元漏电流的数值进行预估。 因为漏电流在高或低状态时的大小是不同的， 漏电流的分析必须基于信号在某一确定逻辑状态下的状态概率来进行。状态概 率是在 0 和 1 之间的一个数值，可以根据信号各自的功能进行预测。例如，一 个低有效的复位信号处于 1 状态的概率（SP1）为 1 或者接近 1。对于数据总线 信号，除非一些特殊的体系结构，SP1 一般被设置为 0.5。在得到库信息后，通 过仿真，将信号处于一个逻辑状态的时间与总仿真时间相除，就可以得到状态 概率。 2. 门级功耗分析 经过综合后，就可以通过 Power Compiler 基于实际的门数和仿真得到的开 关活动率，计算出相对准确的功

9、耗预估值。开关活动率和布局布线前所使用的 线负载模型是导致在这个阶段上和实际情况有出入的主要因素。开关活动率可 以通过在门级用 VCS 进行仿真得到 SAIF 文件而提高精确度。除了第一个命令 应该修改外，和 RTL 级产生 SAIF 文件的命令类似，第一个命令如下： $set_gate_level_monitoring(“on”); 再次强调一下，只有当测试激励代表实际的应用情况时，所得到的开关活 动率才是较为准确的。 19 超大规模集成电路低功耗设计与分析 经过物理优化后， 可以通过 Physical Compiler 用write_parasitics distributed 命令，产生

10、 SPEF 文件，来反标 Steiner 布线和寄生 RC 参数的预估值，以增加 负载的精确性，从而提高了功耗预估的准确性。 在版图实现后， 通过门级仿真可以得到值变存储文件 （Value Change Dump） VCD 文件，利用 PrimePower 进行更为准确的分析。在仿真过程中，VCD 文件 记录了信号的变化和内部节点的动作、各层次的数据连接，路径的延迟，时序 和事件信息等。 如果芯片的 I/O 数目过多，在进行高速开关转换以及驱动很长的连线时， I/O 也将是影响功耗准确度的重要因素。 使用 I/O 的集中负载模型将会得到非常 悲观的结果，如果设计的目标是要得到准确的功耗值，而不

11、是最坏情况的功耗 预估，就需要对 I/O 进行更为准确的分析。可以在 Hspice 中用准确的分布式阻 抗模型，对关键的 I/O 单元类型进行仿真。可以计算出在每个上升/下降沿上所 消耗的能量值，利用 Hspice 输出的电流和时间，以及梯形积分法（Matlab）可 以得到每一个瞬间的 I/O 单元的内部能量消耗。再依据 PrimePower 分析过程中 得到的 I/O 翻转率，就可以得到相对精确的功耗值，再加上芯片核心部分的功 耗，就可以对整体功耗进行相当准确的预估。 选择合适的低功耗手段，必须以细致的功耗预估为前提，并且也要掌握工 具的适用范围和所能达到的低功耗底限。在流程中应该尽可能早的

12、分析出功耗 需求，以避免和功耗相关的设计失败。通过早期的分析，可以使用高层次的技 巧来降低大量的功耗，更容易达到功耗的要求。 第四节 450 万门超大规模芯片的功耗预估 下面所要讨论的内容首先是功耗预估和分析对布局布线的指导意义，然后 根据前面所述的功耗分析和预估理论，对一款 450 万门的超大规模芯片的功耗 在各个层次上进行预估。 一、功耗预估和分析对布局布线的指导意义 20 第二章 低功耗设计方法与分析 综合后，设计进入物理设计阶段，主要包括布局、布线、DRC、LVS 等步 骤。 版图规划（Floorplan）就是根据综合后报告的设计规模，估计整个芯片的 大小，根据电路的逻辑功能和模块之间

13、的连接关系大致确定宏模块（Macro）的 位置，同时要考虑 I/O Pad 和 Power/Ground Pad 在 core 周围的排列顺序，以使 core 内部的逻辑电路与 I/O Pad 的连线最短， 减小连线延迟， 然后对电源线和地 线网络进行设计。规划的结果将直接影响到芯片的工作时序和电路性能。 在电源线地线布线之前要对功耗进行预估，根据功耗的预估值，及由库提 供商给出的 I/O 最大承受电流值和所允许的邻近电源地同时翻转的输出数目限 制，确定需要多少对 Power/Ground PAD，其中前一个方面是满足芯片供电的需 要，后一个方面则是为满足电源完整性的要求。然后再考虑到 Met

14、al 的最大电 流密度，就可以确定 P/G ring 的宽度和 power straps 的数量、宽度及间距。因为 P/G ring 对越靠近芯片中间的 cell 供电能力越弱，靠近芯片中心区域的 IR Drop 也是最大的， 所以靠近芯片中间的位置 power straps 的间距要小一些， 以提供足 够的电流。 电源线和地线是两条几乎涉及整个芯片各个位置的全局线网，它的电性能 保障和布线结果优化会对芯片产生直接的影响。电流流过电源线（或地线）会 带来电压降及金属电迁移问题。在电源线和地线的布线过程中，若不考虑这两 个问题，则当有过大的电压降就会导致逻辑错误或降低开关速度，而金属电迁 移，则

15、可导致电源线地线发生断线而过早失效。为了减小电源线地线上的电压 降及电流密度，通常，电源线地线的宽度远大于一般信号线的宽度8，但是会 增加芯片面积，浪费更多的布线资源。因此需要尽可能准确地预估出功耗值， 以尽量减小布电源线地线时所留有的余量宽度，使它们占用的芯片面积最小。 以上的这几个方面都要求能够在布局布线前，对整个设计的功耗有一个较 为准确的预估，来大致确定 Power/Ground ring 的宽度、power straps 的数量、宽 度及间距和需要的 Power/Ground Pad 的数量，而保证所进行的电源地 I/O 数目 的选择和电源线地线的布线能够满足设计的需要。 二、450

16、 万门的超大规模芯片的功耗预估 本设计的功耗预估主要在以下几个阶段： 21 超大规模集成电路低功耗设计与分析 阶段一：应用最坏情况活动率和较为准确的线负载模型进行预测。 阶段二：应用真实的活动率和准确的线负载模型进行预测。 阶段三：利用提出的线负载寄生参数和基于门级仿真的真实的开关活动率 进行预测。 阶段四：流片后的实测结果。 表 2.2 各种阶段不同工作模式下的功耗（单位 W） 功能一 功能二 功能三 阶段一 4.032 阶段二 3.525 2.095 3.601 阶段三 2.957 2.336 2.980 阶段四 2.066 2.736* 3.075* *整个测试板的功耗，包括芯片及其他部

17、分逻辑电路 表 2.2 列出了在四个阶段，对于芯片在不同工作模式下功耗分析和测试的 结果。除功能二外，其他部分完全符合第三节中所介绍的功耗预估理论，并且 功能二所出现的偏差也是在能够接受的范围内，可以视为误差。 整个过程都很好地验证了，功耗预估的准确性和设计过程中所能提供信息 的准确程度是紧密相关的功耗预估理论。 图 2.3 是所采用的功耗流程图。 总结 本章中我们首先介绍了数字 CMOS 电路的功耗模型， 然后介绍了各个层次 上的低功耗策略，各个层次上的功耗预估方法和需要的信息。表明在 RTL 层次 上，对所进行设计的功耗进行分析，能够较快地得到功耗结果。虽然比较粗略、 不够精确，但能够对整

18、个设计进行一定的指导，如果和预期的功耗相差较大， 则可以很快返回 RTL 代码，在结构上进行功耗考虑和修改而得到合适的功耗； 对于确定布局布线时的电源和地的 Pad 数和布线金属宽度也有一定指导意义。 22 第二章 低功耗设计方法与分析 RTL desgin Power optimized Gate-level netlist Power Compiler RTL clock gating operand isolation Design/Physical Compiler HDL Compiler Forward-annotation SAIF File RTL simiulation Ga

19、te-level simiulation Technology library Back-annotation SDF File Back-annotation SAIF File Back-annotation capacitance File VCS/Scirocco VCS PrimePower VCS Testbench File Testbench File Back-annotation SDF File Testbench File VCD File Technology library Astro Place & Route Final Gate-level netlist R

20、TL-level rough Power report Gate-level accurate Power report Extracted SPEF File Start-RCXT GDSII Gate-level accurate Power analysis RTL-level rough Power analysis Cutline: Data FileToolsOperation Optional 图 2.3 功耗流程图 最后是用一个 450 万门的实例，在 RTL 级和门级上进行了功耗分析，保证了一 次投片的成功，并和流片后测试得到的结果有着很好的吻合，同时总结出了一 整套低功耗设

21、计的设计流程。 23 超大规模集成电路低功耗设计与分析 第三章第三章 动态电压缩放电路动态电压缩放电路 动态电压调节技术是一种通过将不同电路模块的工作电压调低到恰好满足 系统最低要求来实时降低系统中不同电路模块功耗的方法。该技术基于这样一 种观察结果：即电路模块中的最大时钟频率和电压是紧密相关的。如果一个电 路能够估算出它必须做多少工作才能完成当前的任务，那么从理论上讲就可以 将时钟频率调低到刚好能适时完成该任务的水平。另外，降低时钟频率还意味 着可同时降低供电电压。所以，电路就从以下几个方面降低了功耗：更低的时 钟频率、更低的电压、更低的漏电流(因所有的漏电流都与电压成正比关系)。 第一节

22、DVS 概述 一、DVS 的概念 在确定了数据通路的体系结构，速度和面积后，可以通过选择供电电压， 阈值电压和器件尺寸来对功耗进行折衷优化。 这就会引出不同的减小功耗措施， 如表 3.1 所示。 表 3.1 供电电压，阈值电压和器件尺寸对功耗的优化方法 固定因素 休眠模式 工作期间 动态功耗 低 Vdd，多 Vdd， 晶体管逻辑优化 门控时钟 动态电压缩放 漏功耗 多阈值 关断管，可变阈值可变阈值 供电电压的减小，可以降低每一个操作任务所消耗的能量，延长电池的供 电时间，前提是以牺牲系统的性能为代价。对于应用在快速响应的场合，这种 性能的下降是不可接受的。在实际应用中，并不需要处理器总是工作在

23、峰值性 能上，这样降低电压来节省功耗就变得可行起来。以一个用在便携设备中的通 用处理器为例。处理器的计算任务可以分为三个主要类别：高计算强度任务、 24 第三章 动态电压缩放电路 低速计算和空闲模式操作。高强度计算和短响应任务需要处理器全速大吞吐量 地运算，尽可能达到实时的目的，MPEG 和音频解码属于这方面的例子。低吞 吐量和长响应任务，比如文本处理，数据导入和存储文件备份可以在相对很宽 松的时间期限下进行处理，只需要有相对较小的吞吐量就可以完成。若仍在全 速下计算，就会很快地完成计算任务，其后是长时间的等待，这时的能量消耗 是不必要的。另外便携处理器会有较长时间的空闲状态，等待用户的外部唤

24、醒。 总起来说，这类处理器所要求的计算吞吐量和处理时间是动态时变的。 即使是高强度的计算操作，比如MPEG解码，在处理数据流时也表现出随 计算需求的动态变化。每一帧图象所要计算的离散余弦变换（IDCT）数目依赖 于画面的运动情况会有很大的变化。如图 3.1，描述的是典型的图象处理中每帧 的IDCT数目分布。可以看出处理这个转换时，处理器的计算负荷会有很大的变 化9。 图 3.1 每帧中 IDCT 的数目分布 在处理低负荷时，可以减小处理频率，随着频率的降低，电压也可随之降 低，这样就能够极大地减小能量消耗。为了保证在高负荷时维持最大吞吐量， 在低负荷时尽可能节省能量，根据应用需要对电压和频率进

25、行动态的调节，这 种技术就是动态电压缩放技术(Dynamic Voltage Scaling)。如图 3.2，图示了每个 独立操作所要消耗的能量与吞吐量的关系。最上面线是固定 3.3V电源电压下的 情况，当电压固定时，即使吞吐量降低，由于要完成同一操作，其处理的周期 数是固定的，也就是说处理的相应时间要延长，导致每个操作的能量消耗仍然 是恒定的；下面一条实线是动态电压缩放后的能耗曲线。可以看出，在处理速 25 超大规模集成电路低功耗设计与分析 度降为原来的 10%时，电压可以从 3.3V降低到 1.05V，处理相同的操作时，能 量消耗可降到原来 1/1010。 图 3.2 每个操作的能量消耗和

26、吞吐量的关系图 在实际调降电压之前，系统必须得到最小的时钟频率是多少。为了精确地 控制DVS，需要一个负荷调度部件来实时地改变电路的工作频率，负荷调度部 件分析当前和过去状态下系统工作情况的不同来预测电路工作负荷的变化，根 据已处理的和当前所处理的数据量，预测下一步的工作负荷，给出对应的工作 频率，可靠的预测是实现低功耗的保证。很多文献上都提到了在硬件和软件上 实现这一预测的方法1112，当然，这些算法是和具体的应用紧密相关的。 国外的许多院校和研究机构都进行了电压缩放算法方面的研究，提出了经 典的最早预期（Earliest Due Date EDD）、最早期限优先（Earliest Dead

27、line First EDF）和比率单调调用（Rate Monotonic Schedule RM）任务算法11及一些改进 的算法，以给出系统需要的最小时钟频率。概括说来，这些都是基于降低功耗 和保持实时性能两方面进行折衷而实现的。 二、DVS 的可行性 下面的公式给出了延迟与供电电压的关系： dd V 26 第三章 动态电压缩放电路 dd kdd clk V VV delay f )(1 max = Sff CL SS f2=，是转换器的开关频率。满足这个条件后，就可以只在时域内考虑 电感电容值的大小，而不必再在频域内分析。 S f 忽略输出电压纹波（峰峰值峰峰值），假设方波周期为，电感的

28、电流波形是一个周期为的三角波，峰峰电流波动为I，并相对于输出电流 是对称的。一个周期内，I可由在时间段D上对电压 x V o V s T s T o I ( )tVx积分得到 Sf o Sf in fL DV fL DDV I = = )1 ()1 ( 考虑没有负载情况下，输出电压的纹波由下式决定： 2 8 )1 ( 8 Sff o Sf fCL DV fC I V = = 纹波电压以输出电压Vo为对称，与周期Ts呈分段平方律的关系。 上面两个公式是最小化电感电容值时的两个基本关系。可以看出所需的电 感电容值随着下降，开关频率越高，转换器就可以设计得越小。对于输出 电压纹波，与和的乘积有关，而

29、不仅仅是与一个单独器件有关系。这些 都有助于指导转换器的设计。 1 S f f L f C 四、动态电压转换器的控制 前面介绍的“静态”电压DC-DC转换器，在设计初始，就确定了一个固定 的输出电压值，也就确定了对应的转换效率。在这种DC-DC转换器中，负载和 转换器之间没有交互，转换器将输出的回馈，和一个固定的电压参考源做对比， 然后经过脉宽或脉频调制得到稳定的输出。 动态电压缩放(DVS)系统需要在处理器工作的情况下，通过改变转换器的 输出电压， 对待控处理器的性能和功耗进行动态折衷。 这种动态DC-DC转换器 和它的负载必须进行交互，得到和工作负荷相关的正确电压值。 38 第三章 动态电

30、压缩放电路 因为其应用范围不同，动态DC-DC转换器和静态DC-DC转换器在有些要 求方面存在着差异。相同之处在于两种转换器都要求在调整过程中，高效率地 输出DC电压。 动态DC-DC转换器还必须在很宽的电压和电流范围中达到这个 要求。另外动态转换器须在所要求的转换时间内完成输出电压的改变，达到伏 每毫秒的变化率。 为一个模块的给定频率找到尽可能最低的电压，并引导电源提供该电压， 闭环控制系统技术是适合解决这个问题的一种合适方案 17。 比如NSC公司设计了一个实时地为一个模块设定一个正确的最小电压的 方法性能监视器的可综合结构，将其放在靠近关键路径或模块中散热最厉害的 地方。它们用作关键电路

31、的性能行为模型。通过用性能监视器来测量延时，对 电路能正常运行的频率进行实时测量。 在一个数字反馈控制环路中使用该信息，控制器能根据需要对供电电压发 布升高或降低的调整命令，以期在希望的时钟频率下，调到最小的工作电压值。 这一基于监视器的反馈方法能自动地根据温度变化甚至芯片内工艺参数的改变 进行修正。 图3.10示出一个本论文实现的利用电压和频率跟踪闭环来实现的动态电压 缩放系统。处理器负荷调度部件根据负荷大小给出处理器所需的最低实时工作 频率，提供给处理器和动态电压转换器。动态电压转换器由速度检测器，计数 控制器和BUCK型DC-DC转换器组成。速度检测器中对处理器的关键路径进 行了复制，根

32、据实际电压和所需电压产生一个数字的误差信号，送入计数控制 DATAOUT DATAIN VDDL 同 步理器处同 步理器处 DATAIN VDD 负荷电 路计算负荷电 路计算 Dynamic DC-DC Converter Speed Detector Timing Controller Duty Control VDDL L C VDD N VDDL fext off-chip 图 3.10 动态电压缩放系统 39 超大规模集成电路低功耗设计与分析 器，得到相应的负载数。DC-DC转换器则根据负载数供给处理器满足需 要的电压，并对电池电压和负载电流的变化进行调整，得到相对稳定 的。因此，处理

33、器工作在最低的供电电压下，并且对数据的处理要求依然 能够满足。 NN DDL V DDL I DDL V 40 第四章 动态电压缩放电路的实现 第四章第四章 动态电压缩放控制电路的实现动态电压缩放控制电路的实现 这一章里，介绍了一款动态电压缩放电路的具体实现，是利用电压和频率 跟踪闭环技术来实现的动态电压缩放，其功能是根据负荷调度部件所给出的处 理器最低实时工作频率，输出相应的最低供电电压。 第一节 DVS原理框图 本章所要实现的动态电压缩放原理框图如图4.1： Speed Detector Timing Controller Duty Control VDDL L C off-chip VD

34、D N VDDL fext 图 4.1 动态电压缩放原理框图 由三个主要部分组成： 1. BUCK型降压转换器， 2. 计数控制器， 3. 速度检测器。 BUCK型电压转换器产生 DD VN )64/( 的供电电压， 为待动态电压缩放 的电路部分供电，其中是由计数控制器生成的从0到63的整数。因此对于 情况下，的精度大约是50mV。占空比控制器产生占空比为 的方波，通过外接的电感、电容所组成的二阶低通滤波器，得到电 压的平均值。为了保证供给芯片的电压在工作电压范围以内，可以 DDL V N VVDD3 . 3= DDL V 64/N LC DD VN)64/( 41 超大规模集成电路低功耗设计

35、与分析 通过在计数控制器中增加一些逻辑，来控制的取值来达到，其中最小值对 应最小电压值，最大值对应最大电压值。 NN N Critical Path Replica Test Data Generator Output Data Comparator fext fext fextfext fext VDDL VDDL + VDDL L C off-chip VDD N Mp Mn 6 Critical Path Replica PWM Generator 2 +1 0 -1 Frequency Divider fR fR/8 Speed DetectorTiming controllerBuc

36、k Converter 图 4.2 动态电压缩放结构图 图4.2是所要实现的动态电压转换器和其反馈控制回路的详细描述。计数 控制器通过累加速度检测器的输出值来得到的值， 若速度检测器输出+1则提 高，-1则降低，0则维持的电压大小。 计数器的时钟是取自BUCK 型电压转换器中PWM中振荡环所产生的方波，经过8分频后得到。 N DDL V DDL V DDL V 速度检测器是通过监测所复制的待控芯片关键路径上的延迟来工作的。当 相对于电路频率来说太低，不能满足路径上的延时要求时，速度检测 器输出+1来提高；反之，当太高，速度检测器输出-1来降低。 通过这个反馈控制，DVS就可以产生既能满足待控芯

37、片频率要求，又可以尽可 能地得到最低的供电电压。为了留有一个安全余量，应用在速度检测器中 的关键路径应该比所复制的关键路径的延迟略大一些。 DDL V ext f DDL V DDL V DDL V DDL V 速度检测器的周期是基于的， 要比低通滤波器的时间常数短得多， 所以 这个反馈回路可能会出现振荡。8分频后得到的计数器的频率可以保证产生快 速稳定的反馈控制，具体的分析请见第二节有关计数控制器部分的讨论。 ext f 42 第四章 动态电压缩放电路的实现 第二节 电路的实现 下面是对实现的动态电压缩放电路，分三大组成部分进行详细的介绍。 一、BUCK型电压转换器 设计的BUCK型电压转换

38、器的结构框图如图4.3。 VDDL L C off-chip VDD N PWM电 路电 路 Mp Mn 6 VDD 图 4.3 Buck 型电压转换器结构框图 应用在DVS电路中的Buck型电压转换器的功能是：根据上一级计算出的 负荷量，给出与之相适应的，作为待控电路的供电电压，以期实现低功 耗。其中与的关系如下： N DDL V DDL V DD V DDDDL V N V= 64 1低功耗小面积PWM发生器的设计 这里要介绍的PWM发生器结构图如图4.4， 这是一个可控占空比的发生电 路。 需要的主要硬件： 由16个反相器和1个与非门构成的振荡环，16选1 MUX 和4选1 MUX，一个

39、异或门X。 0S 代表的值：低位（LSB），高位（MSB）。 5SN0S5S 43 超大规模集成电路低功耗设计与分析 5432 25242322210+=SSSSSSN （1） 16选1 MUX从振荡环路的16个节点中选出一个信号。在点，信号 SB改 变。 32 2423221+=SSSSS （2） S1 S4 S3 S2 16-to-1 MUX 0121514 4-to-1 MUX 0123 S0 X Q active S5 B A 16 steps inverters A 图 4.4 PWM 发生器 振荡环中反相器的延时应该尽量设计成与非门延时的两倍。不过即使不够 准确，也只是会使输出电压

40、的线形度稍稍变差，不会影响到整个功能。又因为 其他单元的传输延时（产生 A的反相器，16选1 MUX，4选1 MUX和异或门） 要比振荡环总延时的5%还要小， 所以在以后的讨论中就被忽略了。 振荡环产生 的信号占空比是0.5，周期是。在一个周期内，信号要经过16个反相器和与 非门两次，振荡环的周期表示如下： R T ()dddTR662216=+= （3） 这里代表反相器的延时。根据和，在图4.5中给出了的详细时 序描述，表4.1是4选1 MUX的真值表。是的脉宽。 d25S0S Q H TQ 05 =S 44 第四章 动态电压缩放电路的实现 00 =S dSTH2 = 10 =S dSdTH

41、2 += 15 =S 00 =S2 2 R H T dST+= 10=S2 2 R H T dSdT+= 所以可由下式给出： H T 2 520 R H T SdSdST+= 再由（1）-（3）得出方程： ()dSSSSSSSTH+=53251648342210 () + = 321 31 NfordN NfordN （4） 由方程(3)(4)，占空比表示为： D R H T T D= + = 32 66 1 31 66 Nfor N Nfor N （5） X 0S Q 0 0 5S 0 1 5S 1 0 A 1 1 A 表 4.1 4 选 1 MUX 真值表 45 超大规模集成电路低功耗设计

42、与分析 PWM得到的输出有64个量化单位的范围， 是振荡环中反相器数目的4倍， 因为控制器的功耗主要消耗在振荡环路的翻转上,占大部分面积的主要是多选 一MUX和振荡环所以实现了较小的面积和功耗。 d A _ A B(S1=0) B(S1=1) S5=0 S5=1 Q S0=0 _ Q=A TH=S 2 d+TR/2 TRTR/2 (33d)(66d) 0S 2 d S0=1TH= d+S 2 d+TR/2Q=A S0=1 TH=d+S 2 d Q=A S0=0 TH=S 2 d _ Q=A Q=S5Q=S5 X TR/2-S 2 d S 2 dS 2 d 图 4.5 时序图 对图4.4结构除反

43、相器环外用SMIC.18库标准单元实现，并在Nanosim中 仿真，其中振荡环中反相器的延迟应该根据PWM所需要的振荡频率进行相应 0 0.2 0.4 0.6 0.8 1 1.2 1.4 1.6 1.8 2 16 11 16 21 26 31 36 41 46 51 56 61 N Vddl(V) 图 4.6 电压转换器输出电压和的关系图 N 46 第四章 动态电压缩放电路的实现 的调整。本电路最终设计的目标是电压转换器的振荡频率为1MHz，所以通过 调整振荡环中反相器的宽长而达到要求。 另外选用外接器件L=4.7uH，C=5.5uF。 若在给定负载为5时，任意选择的值，得到相对应的结果如图4

44、.6。其 中的最大纹波电压为0.01V，过渡时间最长为90us，根据文献 N DDL V DDL V18的最小时 间控制定律，该转换器可以保证在所需两稳定电压之间的转换时间大于100us 的要求下是稳定的，其纹波电压也符合要求。转换器的输出电流最大可达 360mA，是文献19所报道最大输出电流的3倍，有较大幅度的提高。另外该转 换器在不同条件下的平均功耗为30mW，适于集成在待控芯片的功率消耗比 较大的DVS系统中。 N 2电平转换器 虽然结果的线性度较好，但由于开关管导通时源漏等效电阻的影响，会在 电源电压为1.8V时，电压转换器输出的最高电压不能完全达到1.8V，而是要 比1.8V略低，比

45、如上面仿真的结果就为1.775V。为了使最高电压达到1.8V， 在实际电路的实现中，选择了3.3V的电源供电。当然在仿真时，开关管选择的 模型参数也需要是相对应3.3V的。 由于PWM发生器输出的方波的峰值电压为 VDDH Vout Vin VDDL L 图 4.7 电位转换电路 47 超大规模集成电路低功耗设计与分析 1.8V，所以不能直接用来控制开关管，而是要经过一个由低到高的电平转换， 该电路如图4.7。该电平转换器能够较好地完成电压的转换，同时功耗也在容忍 的范围内。是需要转换的低电平，是转换后的电压， 电源是高电压， 其中反相器是由低电压电源供电。 in V out V DDH V

46、L DDL V 二、 速度检测器 1速度检测器的电路图 速度检测器的工作原理就是：检测信号经过三条路径后的时序关系，来给 出判断结果，如图4.8。 三条路径分别为： 1）待控芯片关键路径的复制“CPR”。 2）同上的复制“CPR”，再加上一个10%左右的延时余量，称为“CPR+”。 3）直接连接两个寄存器的路径，称为参考路径“REF”。 因为即使在很低的下，直接相连的路径总能在周期内正确地传输 测试数据， 所以可以把他作为参照路径。 如果其他路径的延时比所给定周期 时间长时，即不能满足时序上的要求。则路径末端的触发器，不能够在规定的 时刻采到所需要的数据。 各个路径的输出通过与直接相连路径RE

47、F的输出进行 对比，就可以推断出工作在电压下的芯片是否能正确地工作在周期下。 当过低时，“CPR”和“CPR+”两个路径的输出同时都是错误的，速度检测器 应该输出+1来提高。当较高时，“CPR+”路径上的延迟要短于给定频 率，也就是说通过两条路径后的数据输出都是正确的，速度检测器输出-1 来降低。当的大小刚好能够达到下面的结果时：“CPR”路径的输出是 正确的，“CPR+”的输出是错误的，也就是说电压能够使“CPR”路径上的延迟满 DDL V ext f ext f DDL V ext f DDL V DDL V DDL V ext f DDL V DDL V 48 第四章 动态电压缩放电路的

48、实现 足频率的要求， 还保证了电压仅高出所需最小电压值在一个很小的余量范围 内。这时速度检测器就输出0值，用来维持的大小。对于得到稳定的 电压来说，存在这么一个不能检测出的电压范围是必要的，但同时也会产生一 个偏差。偏差必须尽量缩小，只不过有个前提是需要比的最小精度要大。 这是因为如果偏差值比的精度小的话，在这个电压范围内就不会存在一个 的电平值，会导致一个为精度大小的纹波。6%的余量对应着80mV的 ，比精度50mV要大一些，加到一起的最大误差值为130mV。 ext f DDL V DDL V DDL V DDL V DDL V DDL V DDL V DDL V Critical Pat

49、h Replica fext fext fextfext fextVDDL VDDL Critical Path Replica DQN Q DQN Q DQN Q D QN Q fext fext Test Data GeneratorOutput Data Comparator hold hold VDD(1.8V)VDD(0.51.8V)VDD(1.8V) “SH“ “SL“ SA-FF SA-FF test_data 图 4.8 速度检测器电路图 2速度检测器的时序图 时序图如图4.9。由图4.8中测试数据发生器产生测试数据，根据外部所给 频率，每八个周期在上升沿1处产生一个由低到高的测试信号 ，在沿3后的下降沿产生另外的由低到高的触发信号hold。在上 升沿2使三个路径前端的寄存器置位， 并同时在三个路径上传输。 在上升沿 ext f ext f datatest_ ext f ext f 49 超大规模集成电路低功耗设计与分