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1、得分： 数字系统设计课程实验数字系统设计课程实验 实验三实验三七段数码管静态与动态显示七段数码管静态与动态显示 实验项目三实验项目三 实验名称：实验名称：七段数码管静态与动态显示 实验目的：实验目的：通过一个七段数码管显示器的设计,让学生掌握组合逻辑电路的设计方法；掌握组 合逻辑电路的静态测试方法； 再次基础上扩展了解数码管动态驱动方法并实现,要求在数码管 上动态显示 4 个不同数字。 实验类型：实验类型：设计、验证 实验学时：实验学时：2学时 每组人数：每组人数：1人 实验内容及方法实验内容及方法：用七段数码显示器显示 0F 16 个数字。设计部分采用 VHDL 语言完成。在 完成静态显示后
2、思考如何完成动态显示。 实验仪器设备：实验仪器设备：计算机，红芯开发板。 注意：实验板所用的数码管是共阳极。原来PPT上讲的例子是共阴极。在程序编写时注意频率 的问题。通过数码管片选信号选通数码管，以控制输出。 段选时0有效 一、一、VHDL 代码：代码： -七段数码管静态与动态显- - - - library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; - entity decl7 is generic (DWIDTH : integer :
3、= 18); port ( clk,en:in std_logic; led7s: out std_logic_vector(6 downto 0); bitsele:out std_logic_vector(3 downto 0); end decl7; - architecture behave of decl7 is signal key:std_logic_vector (3 downto 0); signal temp : std_logic_vector(DWIDTH-1 downto 0); signal count: std_logic_vector(1 downto 0);
4、signal fp:std_logic; signal clkout:std_logic; - - begin - P1:process(clk) -时钟进行 18 次分频(引脚上接的是 50MHZ 时钟); begin if en = 1 then if clk event and clk = 1 then temp = temp + 1; else NULL; end if; else NULL; end if; end process; clkout = temp(DWIDTH - 1); - P2:process(clkout)-分频后的时钟作为位选时钟; begin if clkou
5、tevent and clkout= 1 then if count= 11 then count = 00; else count bitsele=1110; key bitsele=1101; key bitsele=1011; key bitsele=0111; key null; end case; end process; - P4:process(key) -段选,数码管为共阳极,段选 0 有效; begin case key is when 0000 =led7s led7s led7s led7s led7s led7s led7s led7s led7s led7s led7
6、s led7s led7s led7s led7s led7s null; end case; end process; - end behave; - 二、波形仿真：二、波形仿真： 波形仿真截图 仿真时， clk 输入的是 50MHZ 的方波， 使能端 en 输入高低平有效， 数码管位选输出 1110， 也就是在仿真的 630ns 内数码管最后一位被选通，与此同时，段选输出为 0100100，也就是 数码管显示数字 2。综上所述，使能端有效，输入 50MHZ 时，630ns 内数码管最后一位显示 数字 2，与理论上相符合，仿真结果正确。 三、引脚配置图：三、引脚配置图： 引脚配置截图 clk
7、:接时钟 clk50MHz Pin_23；en:接 K2(KEY_LINE0)-RIGHTPin_28； led7s6.2:依次接 SEG_G、SEG_F、SEG_E、SEG_D、SEG_C、SEG_B、SEG_A； bitsele3.0:依次接 TUBE_EN3、TUBE_EN2、TUBE_EN1、TUBE_EN0 四、下载仿真：四、下载仿真： 下载验证 程序中我设定显示了 9412 这四个数字，因此下载验证时出现 9412 这个结果是对的。 五、实验总结：五、实验总结： 通过上一次实验的操作实训，我对这个软件的基本功能已经初步熟悉了。再通过本次实 验，我进一步熟悉了 QUARTUS II
8、软件进行设计的流程。实验过程中通过查看资料等方式熟悉 了数码管的工作原理，这对如何实现显示功能有了很大的帮助。我也进一步掌握组合逻辑电 路的设计方法以及组合逻辑电路的静态测试方法，同时也了解了数码管动态驱动方法并成功 实现。熟悉了对某一一个频率进行分频，以及数码管位选的控制和段选的选择，对于分频模 块和数码管显示模块、数码管动态驱动、译码电路等都有了进一步的了解。 实验过程中排查错误也是很关键的一点，有时就是那些编译时没有提示的小小的错误， 就要花费不少时间去排查。从中也慢慢学会了对于程序错误的排查。 本次实验中，主要的工作就是写 VHDL 语言，所以我也意识到了学好 VHDL 语言对于我们 来说是至关重要的，这样也有利于我们对 FPGA 的深入理解。