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1、ABC 对输入 MV 文件的解决方案论文关键字： ABCMV 文件时序综合论文摘要： ABC是一款时序电路的综合和验证的软件系统。 ABC 为查找表和标准块整合了基于 AIGs（这个图只有与门和非门）的逻辑优化和基于技术映射的最优延迟 DAG（无回路有向图）。 MV 是一种为描述时序层次电路系统而设计的，它能以层次形式来描述电路系统。 ABC提供了对输入 MV文件的支持，但其对 MV文件的时序支持有限，本文讨论了其解决方案。1 电路逻辑综合的一些常用方法输入 .mv件，然后送入SIS图所示：文件，经过 mv2blif 软件处理后，产生 .blif 文综合软件处理，生成优化后的 blif 文件，
2、如下SHAPE* MERGEFORMAT图1.1输入 .mv 文件，经过mv2blif件，然后送入ABC处理，生成优化后的软件处理后，产生.blif文blif文件，如下图所示：SHAPE * MERGEFORMAT图 1.2使用 SIS 优化已经是比较陈旧的方法，现在更多的是使用 ABC进行优化。我们知道，数据结构和算法是一个软件能否成功应用的核心， SIS 在近几年一些最新的改变中没能提供一个良好的编程，比如对技术映射和延迟的整合。而且 SIS 在处理大型电路显得力不从心，效率低下。而 ABC使用了一种更为简单的数据结构 AIGs( 由两输入的与门和非门组成的多层逻辑网 ) ，使得电路综合和
3、验证的质量和运行时间方面都得到很大改进。 ABC提供了时序和组合的综合算法，其现在版本在优化延迟和启发式的缩小电路面积方面已能优化包含 100K门和 10K 时序元素的门级设计。但 ABC本身就能输入 .mv 文件，我们能否省去 Mv2blif 的步骤，让 ABC直接读入 mv，从而也能减少错误，提高效率，因为再好的软件或多或少总会存在一些错误，少用一个软件意味着我们能减少更多的错误。所以下面就是我们想要得到的版本：SHAPE * MERGEFORMAT2 研究中发现问题及其原因在读入特定电路设计文件经过软件处理，就形成当前的网络。 ABC通过一系列对当前网络的转换来处理这个电路设计类似于 S
4、IS。ABC中的网络有其特定类型，包括 NetList ，Logic Network 和 AIG 网络，下面简要介绍各个网络。如果编程者在输入文件中加入一个新的类型，想成功通过解析就必须熟悉 NetList 网络的表示形式，因为解析一个输入文件， NetList 网络是必然被创建的。 NetList 可以说是一个基本原始的网络表示形式，它与输入文件的设计一一对应，包含netslogic nodes， latches和 PI/PO 端点。每个net 有一个唯一的名字。 Nodes和 latches是由它们所驱动的net 来区分。每个nodes，和 latches 只有一个输出。每个 PI 端点、 Node和 latch 驱动一个net 。同样每个 latch 、PO端点和功能结点（有一个或多个输入）由一个 net 驱动。一个net 能驱动有仅只有一个latch 、 node 或者 PO端点。例如，一个net 不能同时驱动一个node 和一个 latch在 NetList中， net 与 net 之间不能相连，非net 结点与非 net 结点也不能相连，只能通过net 相连。功能结点采用SOPs或者 AIGs来表示。