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1、.基于CPLD的LED点阵频谱型电平显示电路设计与实现龙安国（永州职业技术学院 湖南 永州 425100）摘 要:本文基于VHDL硬件描述语言，利用CPLD器件EPM570T100C5和LED点阵屏实现了对音频信号的频谱显示，给出了设计过程、VHDL语言源程序和实验结果，拓展了CPLD在显示领域的应用。关键词:CPLD；LED点阵；频谱显示；VHDL语言The Design and Realization of a Display Circuit for the DC level of LED Array Frequency Spectrogram Based on CPLDLONG An-g
2、uo (Yongzhou Vocational-Technical College, Yongzhou Hunan 425100)Abstract: Base on VHDL hardware descriptive language, this paper realizes Frequency spectrogram display of the signal of audio frequency by using the Component EPM570T100C5 OF CPLD and LED Array, providing the designing process, VHDL l
3、anguage procedure and the result of Experiment, and expanding the application of CPLD in the displaying field.Key words:CPLD; LED Array; Frequency Spectrogram display; VHDL language1引言LED点阵显示屏具有醒目、动态效应好、省电节能、亮度较高等优点，广泛应用于商店、商场、学校、布告栏、广告牌、汽车报站、公共场所提示、交通灯指示、个性化摩托车汽车装饰等领域，是现代化城市的主要标志之一。笔者介绍了一种采用CPLD器件控
4、制LED点阵屏完成音频信号的频谱型电平指示电路的设计方法。该系统基于可编程逻辑器件CPLD（Complex Programmable Logic Device）芯片，利用VHDL硬件描述语言设计系统核心控制部件,完成了音频信号的频谱型电平动态显示, 而且具有显示模式多样化、易编程修改，颜色可变、动态效果好等优点。2系统组成随着电子技术的飞速发展，复杂可编程逻辑器件(CPLD)由于其自身的优越性，其应用愈来愈广泛.尤其是在一些批量不太大，更新换代较快的产品中，CPLD(或FPGA)将会使其开发、生产过程大大加快，从而有效地提高了产品的竞争力。本设计所用的EPM570T100C5采用了Altera
5、公司的MAXII (Multiple Array Matrix II)系列器件作为目标CPLD，采用双色8*8LED点阵作为终端显示器件，配合一些必需的外围器件和电路，实现了对音频信号的选频、AD转换、各频段的电平显示模式控制、最终实现了音频信号的频谱型电平的动态显示。本系统的基本组成如图2所示：显示模式比较函数A/D选频ROM显示数据驱动LED点阵音频CPLD列选Mode去抖74HC138分频列选晶振至A/D图2.021 音频输入与预处理模块由于本设计采用8个频段电平显示，因此，笔者对音频信号进行了8个中心频率分别为100Hz、200Hz、500Hz、1000Hz、1500Hz、3000Hz
6、、6000Hz、12000Hz的带通电路的选频处理，经电压保持电路后送至以ADC0809为核心的八通道8位输出数模转换电路（精品.8-Bit P Compatible A/D Converters with 8-Channel），由于ADC0809具有八个输入通道，受CPLD输出的列选信号控制，从而实现了LED的八根列选线（共阴极）分别对应音频信号的8个中心频率，为频谱型电平显示实现了列选扫描控制。ADC0809的逻辑功能如图2.1所示，其中ADD_A、ADD_B、ADD_C三个输入端由CPLD输出的列选信号控制，实现音频频段的选择控制，并与LED点阵的列选控制具有同步关系，ADC0809的通
7、道与地址选择线（A、B、C）的对应关系如表2.1所示。 图2.1 表2.1由于列选信号的切换频率设定为200Hz，即频段切换周期为5ms，ADC0809完全能够胜任音频信号各频段直流电平的A/D转换处理，因此，ADC0809一直处于主动转换状态，无需接受CPLD芯片的转换控制。22 核心控制模块本设计的核心模块采用Altera公司的CPLD器件，型号为EPM570T100C5，它基于突破性的CPLD架构，提供业界所有CPLD系列中单个I/O管脚最低成本和最小功耗。这些器件采用新的查表(LUT)体系，采用TSMC的0.18m嵌入Flash工艺，使其裸片尺寸仅为同样工艺器件的1/4，而且包括非易失
8、性Flash存储模块和JTAG控制电路。本电路采用12MHz的有源晶振，为CPLD提供主时钟。EPM570T100C5芯片主要集成了分频、列选扫描、按键去抖、数字电平信号的线性比较、显示模式控制、显示数据ROM等功能模块。分频电路对12MHz时钟信号进行分频处理后得到200Hz的列选计数脉冲，送至74HC138译码器的输入端和ADC0809的通道地址选择控制端，实现8*8LED点阵的列扫描动态控制和ADC0809的通道选择控制。按照人眼的视觉习惯，线性比较电路主要负责将A/D转换后的8位数据电平信号（共256个组态）转换为8个梯级的数据信号，经显示模式控制电路处理后作为地址数送至显示数据ROM
9、，从而直接调用ROM中寄存的显示模式数据。23 输出与显示模块本设计采用双色（红色和绿色）8*8LED点阵作为终端显示器件，在CPLD的ROM数据控制下，8*8LED点阵的每个像素点能产生红色、绿色、黄色（红绿混合色），能够再现颜色的多样化。由于一般的I/O的驱动能力是有限的，CPLD中的ROM输出的显示数据需要经过驱动电路后送至8*8LED点阵的行选端（阳极），列选线（阴极）则受74HC138输出的低电平译码信号的控制。3软件设计本设计采用Altera公司的Quartus II 7.0 (32-Bit)集成开发系统，它具有简洁、合理的操作界面，多语言支持（包括图形编辑输入法，VHDL、Ver
10、ilog HDL和AHDL的文本编辑输入法，符号编辑输入法，以及内存编辑输入法）的环境及其高效代码生成编译内核使得所有的设计输人、编译、综合和仿真都可以在项目管理器中完成。另外，Quartus7.0 (32-Bit)支持几乎所有的FPGA和CPLD芯片，与精品.MATLAB和DSP Builder结合可以进行基于FPGA的DSP系统开发，是DSP硬件系统实现的关键EDA工具，与SOPC Builder结合，可实现SOPC系统开发，是一款较受用户欢迎的开发工具。本文采用VHDL语言作为硬件描述语言，采用自顶向下的层次化设计方法。为了突出各模块之间的连接关系，顶层模块（Top.tdf）采用原理图方
11、式对各个功能模块进行综合和调用，如图3.0所示。图3.0可以看出，软件设计的功能模块与系统组成中的核心模块非常接近。31 分频模块该模块的作用是将12MHz的有源晶振时钟信号通过软件设计的方法分频得到200Hz的列选扫描时钟信号。32 列选扫描控制模块该模块的作用是设计一软件计数器，将200Hz时钟信号转换为列选扫描信号(SEL2 downto 0)。本设计使用Quartus II 7.0 (32-Bit)集成开发系统中的波形输入方式实现了本模块的功能仿真，仿真波形如图3.1所示：图3.1结果表明，该模块能够产生正常的列选扫描控制信号，该信号送至74HC138以后能够动态选中LED点阵的某一列
12、（共阴极），送至A/D0809以后能够选择相应中心频率的音频信号进行数模转换。33 按键去抖模块去抖的基本思路是设计一个移动寄存器，移位脉冲的周期约为5ms，当按键输入的低电平信号持续三个以上的脉冲周期时才输出一个低电平脉冲，达到去抖的目的。部分程序如下：-*-设计一个3位移位D寄存器process(CLK_200Hz)beginIF(CLK_200HzEVENT AND CLK_200Hz=1)THENQ=Keyin&Q(2 downto 1);END IF;end process;flag=Q(2) or Q(1) or Q(0);Keyout=0when flag=0 else-如果连续
13、3个CLK后Q仍为低电平，则输出低电平精品.1;END a;-*-34 线性比较模块由于A/D转换后的8位数据电平信号共有256个组态，而终端显示模块为8*8LED点阵，8*8LED点阵的每列显示梯级最多为8级，若加上全灭状态，8*8LED点阵的显示梯级状态共有9种，因此，需要将A/D转换后的8位数据电平信号按照人眼的视觉习惯转换为9个梯级的数据信号。笔者采用函数(function)的方法实现了信号转换功能。function DATA_YM (indata :std_logic_vector(7 downto 0)return integer isvariable result :intege
14、r range 0 to 8;-比较函数输出beginif indata=16 and indata=48 and indata=80 and indata=112 and indata=144 and indata=176 and indata=208 and indata240 then result :=7;elseresult :=8;end if;return result;end function;35 显示模式控制模块本设计采用一个Process进程语句循环定义了12种显示模式，具体显示的模式由按键按下次的次数决定。另外采用一个条件式并行赋值语句实现了按键次数与ROM地址值的转换
15、关系。部分程序如下：PROCESS (Mode)BEGINif Modeevent and Mode=1 thenif count8_2=11 then count8_2=0;elsecount8_2=count8_2+1;end if;end if;精品.end process;-Address=DATA when count8_2=0 elseDATA+9 when count8_2=1 elseDATA+18 when count8_2=2 elseDATA+27 when count8_2=3 elseDATA+36 when count8_2=4 elseDATA+45 when c
16、ount8_2=5 elseDATA+54 when count8_2=6 elseDATA+63 when count8_2=7 elseDATA+72 when count8_2=8 elseDATA+81 when count8_2=9 elseDATA+90 when count8_2=10 elseDATA+100;adress=conv_std_logic_vector(Address,7);本模块的功能仿真波形如图3.2所示（由于仿真时长较大，这里只摘抄部分波形）：图3.2结果表明，随着按键次数的变化，在芯片内部能实现0B共12种计数状态的计数信号，每种计数状态则对应一种ROM地
17、址的起始值，从而实现了ROM地址能随按键次数而变化的确定关系。仿真波形表表本模块设计达到预期的目的。36 显示数据ROM模块本设计将所有的显示模式数据以ROM表格数据的形式进行片内存储，以便根据A/D转换后的数据信号直接调用该表格数据。具体方法是：首先，执行File |New，并在New窗中选择Other files项，并选Memory Initialization File，创建扩展名为 .mif的存储器初始化数据文件，如图3.3所示。注意，表中的数据为相应的十进制数。图3.3然后，执行Tools | Megawizard Plud-In Manger命令，根据初始化数据文件（ROM_DAT
18、A.mif），创建存储器的VHD文件（ROM_DATA.vhd）。本设计使用Quartus II 7.0 (32-Bit)集成开发系统中的波形输入方式实现了本模块的功能仿真，仿真波形如图3.4所示（由于仿真时长较大，这里只摘抄部分波形）：精品.图3.4结果表明，该模块能够根据不同的地址值输出相应的显示模式数据，经驱动电路后送至LED点阵的16个阳极，能实现相应的显示模式的自动切换或按键输入切换。4实物调试笔者利用北京R&C百科融创公司的EDA实验箱，通过扩展导线与外部电路进行连接，将程序下载到芯片EPM570T100C5进行实物模拟调试，得到如图4.0所示的显示模式位图。 (a)正常模式 (b
19、)倒影模式 (c)单点模式 (d)双点模式图4.0结果表明，本系统达到了设计要求，完成了音频信号的频谱型电平动态显示,具有正常显示、倒影显示、单点显示、双点显示等四大类显示模式，每一大类显示模式又能实现单红色、单绿色、黄色（红绿混合色）三种颜色的自动切换，动态视觉效果好等特点。5结论CPLD是新型的可编程逻辑器件.其最大优点为集成度高、工作速度快、价格低廉，以及其更广的兼容性、更高的性价比、更方便的开发手段和更快的上市节奏。本文基于VHDL硬件描述语言，利用CPLD器件EPM570T100C5和LED点阵屏实现了对音频信号的频谱显示，并在电子设计的各个阶段、各个层次进行计算机模拟验证，保证设计过程的正确性，拓展了CPLD在显示领域的应用。若将设计思路进一步深入和扩展，则能完成更大屏幕、更多像素的LED频谱显示，能够方便地应用于商店、商场、卡拉OK等公共场所的LED显示区域，从而强化视觉效果。参考文献：1、亿特科技，CPLD/FPGA应用系统设计与产品开发，人民邮电出版社，2005年7月2、吴继华、王诚，FPGA/CPLD设计（高级篇），人民邮电出版社，2005年7月3、陈华容，电声技术，清华大学出版社，2006年2月如有侵权请联系告知删除，感谢你们的配合！精品