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1、Latch up的定义Latch up最易产生在易受外部干扰的I/O 电路处 , 也偶尔发生在内部电路Latch up 是指 cmos 晶片中 , 在电源 power VDD 和地线 GND(VSS) 之间由于寄生的 PNP 和 NPN 双极性 BJT 相互影响而产生的一低阻抗通路, 它的存在会使 VDD 和 GND 之间产生大电流随着 IC 制造工艺的发展 , 封装密度和集成度越来越高,产生 Latch up 的可能性会越来越大Latch up产生的过度电流量可能会使芯片产生永久性的破坏, Latch up的防范是 IC Layout的最重要措施之一Latch up的原理分析Q1 为一垂直式
2、 PNP BJT, 基极(base) 是 nwell,基极到集电极 (collector)的增益可达数百倍； Q2 是一侧面式的NPN BJT，基极为 P substrate，到集电极的增益可达数十倍；Rwell 是 nwell 的寄生电阻； Rsub是 substrate电阻。以上四元件构成可控硅（ SCR）电路，当无外界干扰未引起触发时，两个BJT 处于截止状态，集电极电流是C-B 的反向漏电流构成，电流增益非常小，此时Latch up 不会产生。当其中一个BJT的集电极电流受外部干扰突然增加到一定值时，会反馈至另一个BJT，从而使两个 BJT因触发而导通， VDD至 GND（VSS）间形
3、成低抗通路， Latch up 由此而产生。产生 Latch up的具体原因? 芯片一开始工作时VDD变化导致 nwell 和 P substrate间寄生电容中产生足够的电流，当VDD变化率大到一定地步，将会引起 Latch up 。? 当 I/O 的信号变化超出 VDD-GND（VSS）的范围时，有大电流在芯片中产生，也会导致SCR的触发。? ESD静电加压，可能会从保护电路中引入少量带电载子到well 或 substrate中，也会引起 SCR的触发。? 当很多的驱动器同时动作，负载过大使power 和 gnd 突然变化，也有可能打开SCR的一个 BJT。? Well侧面漏电流过大。防止
4、 Latch up的方法? 在基体（ substrate) 上改变金属的掺杂，降低 BJT 的增益? 避免 source 和 drain 的正向偏压? 增加一个轻掺杂的 layer 在重掺杂的基体上，阻止侧面电流从垂直 BJT到低阻基体上的通路? 使用 Guard ring: P+ ring环绕 nmos并接 GND；N+ ring 环绕 pmos 并接 VDD，一方面可以降低 Rwell 和 Rsub的阻值，另一方面可阻止栽子到达BJT的基极。如果可能，可再增加两圈ring 。? Substrate contact和 well contact应尽量靠近 source, 以降低 Rwell 和
5、 Rsub的阻值。? 使 nmos尽量靠近 GND，pmos尽量靠近 VDD,保持足够的距离在pmos 和 nmos之间以降低引发 SCR的可能? 除在 I/O 处需采取防 Latch up 的措施外，凡接 I/O 的内部 mos 也应圈 guard ring。? I/O 处尽量不使用 pmos(nwell)另外 , 对于电源较复杂的版图 , 例如 LCD driver 等有升压的电路，在启动之前，很多的电压都是不定的，这样更容易引起 latch up 的可能，这时，可以在 P、N 器件之间，插入更深的 well 或埋层（按照自己的工艺定方案） 。（注：专业文档是经验性极强的领域，无法思考和涵盖全面，素材和资料部分来自网络，供参考。可复制、编制，期待你的好评与关注）