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1、第六章 时序逻辑电路,重点：时序逻辑电路的分析方法、 计数器、移位寄存器 难点：时序逻辑电路的设计方法, 6.1 时序逻辑电路概述,一、时序逻辑电路,1、时序逻辑电路任一时刻电路的输出状态不仅取决于该时刻的输入信号，而且与输入信号作用前电路的历史状态有关。,2、时序逻辑电路结构,由组合逻辑电路和存储电路两部分组成。,3、时序逻辑电路的分类,按各存储单元是否同步工作分类 同步时序逻辑电路 异步时序逻辑电路 按功能分类 寄存器 计数器 按输出分类 米利型 穆尔型,二、时序逻辑电路逻辑功能的表示方法,1、逻辑方程组,（1）输出方程组,（2）激励方程组,（3）状态方程组,2、状态表,以表格的形式反映时
2、序电路的次态、输入信号和现态之间对应的逻辑关系。,3、状态图,以几何图形的形式反映时序逻辑电路状态转换规律及相应的输入、输出取值情况。,4、时序图,以波形图形式反映时序电路输入信号，输出信号，电路状态等取值在时间上的对应逻辑关系。,6.2 同步时序逻辑电路的分析,1、根据给定的逻辑电路图，写出电路的输出方程组。,2、根据逻辑电路图，写出存储电路每个触发器的激励方程（驱动方程）。,3、将激励方程代入各个触发器的特性方程中，得到每个触发器的状态方程。,4、由三个方程组（激励、状态、输出方程组）列出电路的状态表、画出状态图或时序图。,5、确定电路的逻辑功能，用文字描述电路的逻辑功能。,例1,分析同步
3、时序电路的逻辑功能。,（1）输出方程组,（2）激励方程组,（3）状态方程组,状态表,状态图,时序图,逻辑功能分析,由信号A控制的可控二进制计数器，CP为计数脉冲。,例2,分析同步时序逻辑电路。,时序图,例3,分析同步时序逻辑电路。,例4: 分析下列时序电路的逻辑功能.,功能: 1111序列检测器,设计要求,原始状态图,最简状态图,画电路图,检查电路能否自启动,1,2,4,6,时序逻辑电路的设计步骤：,选触发器，求时钟、输出、状态、驱动方程,5,状态分配,3,化简,6.3 同步时序逻辑电路的设计,例1,用D触发器设计一个8421BCD码同步十进制计数器。,（1）列出状态表,（2）确定激励方程组,
4、（3）画出逻辑图，检查自启动能力,（3）画出逻辑图，检查自启动能力,例2,设计110序列编码检查器。输入信号为110时输出为1，否则为0。,（1）建立原始状态图，列出原始状态表,原始状态表,（2）状态化简,简化状态表,（3）状态分配,（4）选择触发器类型,JK触发器激励表,（5）确定激励方程组和输出方程组,激励方程组和输出方程组,（6）画出逻辑图，检查自启动能力,例3,根据给定原始状态图，用D触发器设计逻辑电路。,（1）列原始状态表,（2）状态化简,化简后的状态图,（3）状态分配,（4）确定激励方程组和输出方程组,（5）画出逻辑图，检查自启动能力,例：设计一个模可变带进位输出端的同步加法计数器
5、。当控制信号X0时为三进制加法计数器；X1时为四进制加法计数器。,解：,1.求原始状态图,输入控制端：X,输出端：Z1（三进制计数器的进位输出端）,Z2（四进制计数器的进位输出端）,X/Z1Z2,2.选择触发器类型，求驱动方程和输出方程。,触发器类型：D,个数：2,根据D触发器的激励表与原始状态图，作状态表。,设计举例,00,01,10,11,0,0 1,0 1,1 0,0 0,0,1,0 1,0,0,0,1,从卡诺图看出，约束项均未使用，按“0”处理填入表中，得到全状态表。,0,1 1,输出方程：,状态转换表,全,0,0,1,设计举例,3. 画逻辑图,设计举例,4. 画全状态图,电路是一个能
6、自启动且满足带进位输出端、模可变的计数器。,设计举例,X/Z1Z2,同步时序电路有统一的时钟信号，在时钟脉冲作用下电路中所有触发器状态同时改变。异步时序电路没有统一的时钟信号。 通过讨论异步时序电路的分析，进一步加深对异步时序电路的理解。,脉冲异步时序电路：,输入信号是脉冲信号,电平异步时序电路：,输入信号是电平,6.4 异步时序逻辑电路的分析,（1）列各逻辑方程组,触发时钟方程,输出方程,激励方程,状态方程,（2）列状态表,（3）画状态图和时序图,（4）逻辑功能分析,异步二进制减计数器,寄存器 移位寄存器,基本移位寄存器,双向移位寄存器,用来存放数据,一、寄存器,6.5 典型时序逻辑集成电路
7、,一、寄存器,8位CMOS集成寄存器74HC/HCT374,集成寄存器74HC/HCT374芯片引脚图,二、移位寄存器,不仅能寄存数码，还有移位的功能。,所谓移位，就是每来一个移位脉冲，寄存器中所寄存的数据就向左或向右顺序移动一位。实现数据的串行/并行或并行/串行的转换、数值运算以及其他数据处理功能。,（1）基本移位寄存器,D触发器构成的4位移位寄存器,状态表,1 工作原理,高位到低位,输出,输入四个移位脉冲，1101由高位至低位依次从Q3端输出。,串行输出方式,移位寄存器波形图,2 典型集成电路,8位集成移位寄存器74HC/HCT164,164引脚图,功能,（2）多功能双向移位寄存器,左移（
8、数据从高位移向低位） 右移（数据从低位移向高位） 数据保持 并行输入与输出,多功能双向移位寄存器的一种设计方案,S1、S0为控制信号， S1S0 =00，保持； S1S0=01，右移； S1S0=10，左移； S1S0=11，并行输入。,1 工作原理,2 典型集成电路,4位双向移位寄存器74HC/HCT194的内部逻辑图,4选1数据选择器,4位双向移位寄存器74HC/HCT194功能表,74HC/HCT194逻辑图,引脚图,2片74HC/HCT194扩展成8位多功能双向移位寄存器,S1,S0,DI0,DI3,DI4,DI7,Q0,Q3,Q4,Q7,DSR,DSL,计数器是数字电路和计算机中广泛
9、应用的一种逻辑部件，可累计输入脉冲的个数，可用于定时、分频、时序控制等。,二、计数器,（1） 二进制计数器,按二进制的规律累计脉冲个数，它也是构成其它进制计数器的基础。要构成 n位二进制计数器，需用 n个具有计数功能的触发器。,1. 异步二进制计数器,异步计数器：计数脉冲CP不是同时加到各位触发器。最低位触发器由计数脉冲触发翻转，其他各位触发器有时需由相邻低位触发器输出的进位脉冲来触发，因此各位触发器状态变换的时间先后不一，只有在前级触发器翻转后,后级触发器才能翻转。,二 进 制 数 Q2 Q1 Q0,0 0 0 0 1 0 0 1 2 0 1 0 3 0 1 1 4 1 0 0 5 1 0
10、1 6 1 1 0 7 1 1 1 8 0 0 0,脉冲数 (C),二进制加法计数器状态表,从状态表可看出： 最低位触发器来 一个脉冲就翻转 一次，每个触发 器由 1变为 0 时， 要产生进位信号, 这个进位信号应 使相邻的高位触 发器翻转。,4位异步二进制计数器逻辑图,4位异步二进制计数器时序图,波纹计数器,TCPNtpd,典型集成电路：74HC/HCT393,2分频,4分频,8分频,16分频,2. 同步二进制计数器,异步二进制加法计数器线路联接简单。 各触发器是逐级翻转，因而工作速度较慢。,同步计数器：计数脉冲同时接到各位触发器，各触发器状态的变换与计数脉冲同步。,同步计数器由于各触发器同
11、步翻转，因此工 作速度快。但接线较复杂。,二 进 制 数 Q2 Q1 Q0,0 0 0 0 1 0 0 1 2 0 1 0 3 0 1 1 4 1 0 0 5 1 0 1 6 1 1 0 7 1 1 1 8 0 0 0,脉冲数 (C),二进制加法计数器状态表,最低位触发器F0每来一个脉冲就翻转一次；,F1：当Q0=1时，再来一个脉冲则翻转一次；,F2：当Q0=Q1= 1时，再来一个脉冲则翻转一次。,用T触发器来实现：,4位同步二进制计数器逻辑图,4位同步二进制计数器时序图,2选1数据选择器,CR,74LVC161功能表,74LVC161时序图,例6.5.1 试用74LVC161构成模216的同
12、步二进制计数器。,（2）非二进制计数器,1. 十进制计数器 计数规律：“逢十进一”。它是用四位二进制数表示对应的十进制数，所以又称为二-十进制计数器。,双4位异步十进制计数器74HC/HCT390逻辑图（1/2）,例6.5.2 将图中电路按以下两种方式连接。,两种连接方式的状态表,2. 用集成计数器构成任意进制计数器,解：九进制计数器应有9个状态，而74 LVC 161在计数过程中有16个状态。如果设法跳过多余的7个状态，则可实现模9计数器。,例6.5.3 用74LVC161构成九进制加计数器。,(1) 反馈清零法,(2) 反馈置数法,例6.5.4 用74HCT390构成二十四进制加计数器。,反馈清零法,3. 环形计数器, 基本环形计数器,置初态Q3Q2Q1Q0=0001， 第一个CP:Q3Q2Q1Q0=0010， 第二个CP:Q3Q2Q1Q0=0100， 第三个CP:Q3Q2Q1Q0=1000， 第四个CP:Q3Q2Q1Q0=0001， 第五个CP:Q3Q2Q1Q0=0010。,状态图,电路, 扭环形计数器,状态图,状态表,电路,十状态扭环形计数器74HC/HCT4017状态表,译码电路简单,且不会出现竞争冒险,十状态扭环形计数器74HC/HCT4017逻辑图,74HC/HCT4017典型计数波形,