基于FPGA电子琴八音阶.docx

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1、 业 论 文 目 : 基于 FPGA的 PS/2 鼠 控制 子琴摘要文中介 了 子琴系 的整体 , 并基于超高速硬件描述 言 VHDL在 Xilinx 公司的 Spartan 系列的 2sc200PQ208-5 芯片上 程 . 子琴系 的 包含四个模 , 分 是控制 入 路、 FPGA、 示 路和 声器 路。其中 FPGA模 的 是整个 子琴系 的核心内容。四个模 的有机 合完成了 子琴自 演奏的功能。文中 介 了 FPGA功能模 的原理及其工作 序仿真 。本 品的特点是成本 低，性能 定，精度高，有一定的开 价 。Design of Electronics_orgon system base

2、d on FPGAAbstract:It will introduce the integrate design electronics_orgon system basedon FPGA. The designwillbe achievedin the 2sc200 5pq208 chipofXilinxcorporationwith the VHDL(Very High-speed Description-Language)The designof Electronics_orgonSystem consistof 4 parts,they are controlinputcircuit、

3、 FPGA、 display circuit and speaker circuit. The program design of FPGA isthe core of the system design. Four parts combined to achieve the automatic playelectronics_orgon system.the article illuminates the detail of the basic law ofFPGA module and it s working timing characteristics. Since the most

4、specialty ofthe product is its low cost、high precision, its worth developing.Keyword:FPGAVHDLElectronics_orgon systemAutomatic play目录摘要 2目 .3第一章系 .4第一 要求 .41.1基本部分1.2 部分1第二 思路 .5第三 整体 方案.63.1方案一 .3.2方案二 .3.3方案三 .第四 比 方案 .第二章FPGA 介第一 FPGA 背景第二 FPGA 的基本原理2.1MHZ_generator模 的原理2.2NoteTabs模 的原理2.3ToneTab

5、a模 的原理2.4 Speakera模 的原理第三 FPGA 的基本特点第四 FPGA 基本 构第三章单元 路 . . .5第一 模 (top)的 .5第二 自 演奏模 （automusic）的 5第三 音 生模 （tone）的 5第四 数控分 模 （speaker）的 52第四章PS2 控制 子琴程序第一 VHDL 言 介 6第二 件 6第五章参考文献 . .7第六章附 . .8第一章系 第一 要求1.1 基本部分 一八音 子琴，由 入来控制其 的音响。1.2 部分 一 曲自 演奏器， 由用 自己 制 曲存入 子琴， 子琴可以完成自 演奏的功能。第二 思路通 可 程 器件（PLD ）和 VH

6、DL 硬件描述引言来 子琴的基本部分和 部分的 。 于基本部分， 的主体是数控分 器， 入的 率 行分 ，得到各个音 的 率最 出。 于 部分， 在原 的基 上，增加一个 曲存 模 ，代替了 入， 生 拍控制（index 数据存留 ）和音 信号，即在此模 中可存放一个 曲曲 真 表，由一个 数器来控制此真 表的 出，而由此 数器的 数 信号作 曲 拍控制信号，从而可以 出一个 硬件的 曲自 演奏 路。通 可 程 器件（PLD ）和 VHDL 硬件描述引言来 子琴的基本部分和 部分的 。 于基本部分， 的主体是数控分 器， 入的 率 行分 ，得到各个音 的 率最 出。 于 部分， 在原 的基 上

7、，增加一个 曲存 模 ，代替了 入， 生 拍控制（index 数据存留 ）和音 信号，即在此模 中可存放一个 曲曲 真 表，由一个 数器来控制此真 表的 出，而由此 数器的 数 信号作 曲 拍控制信号，从而可以 出一个 硬件的 曲自 演奏 路。3第三节整体设计方案3.1方案一 :采用数字逻辑电路制作，用 IC 拼凑焊接实现，这种电路很直观，简单方便。但应用数字逻辑电路制作的话，使用的器件较多，连接复杂，体积大，功耗大。电路中焊点和线路较多会 , 使成品的稳定度和精度大大降低。3.2方案二 :采用现场可编程逻辑器件（FPGA）制作，利用EDA软件中的VHDL硬件描述语言编程进行控制， 然后烧制实

8、现. 采用 FPGA来设计的原理图如图1.1 所示 . 它由控制输入电路、FPGA、显示电路和扬声器电路组成。控制输入电路FPGA显示电路扬声电路图 1.1采用 FPGA设计的电子琴原理方框图控制输入电路主要是为用户设计的, 起到一个输入控制的作用.FPGA 是现场可编程逻辑器件 , 也是本设计方案的核心内容, 它是实现电子琴运作的主要控制模块. 由设计者把编好的VHDL程序烧制到现场可编程逻辑器件FPGA中, 然后通过控制输入电路把乐谱输入到FPGA,产生不同的频率驱动扬声器, 发出不同的乐谱. 同时也把发出的乐谱符号通过显示器输出.3.3方案三 :单片机现在已经达到很成熟的阶段了 , 它的

9、应用也十分广泛 . 采用单片机来实现电子琴 , 它的原理方框图与用 FPGA来实现的原理方框图类似 , 如图 1.2 所示 .控制输入电路MCU( 单片机 )显示电路扬声器电路图 1.2采用单片机实现电子琴的原理方框图4图 1.1 和图 1.2 的基本原理都相同 , 唯一不同的是一个是用 FPGA来制作一个是用单片机来实现 . 采用单片机来实现电子琴 , 主要的核心是单片机的设计 .第四节比较方案对于电子琴的设计, 三个方案均可以实现, 但是第一个方案中采用的是数字逻辑电路来制作 , 该电路硬件所需的器材多, 体积庞大 , 比较复杂 , 而且精度和稳定度都不是很高. 第二个方案采用的是现场可编

10、程逻辑器件来实现,它的优点是所有电路集成在一块芯片上，此方案所需的外围电路简单, 这样它的体积就减少了，同时还提高了系统的稳定度。还可以用Modelsim XE 5.3d软件进行仿真和调试等。设计人员可以充分利用VHDL硬件描述语言方便的编程，提高开发效率，缩短研发周期，降低研发成本；而且易于进行功能的扩展，实现方法灵活，调试方便，修改容易. 方案三也有它的优点, 但同时也存在缺点. 它对设计者的要求比较高 , 设计者对软硬件必须十分熟悉. 和方案二来比它的实验仿真没有方案二简单直观, 调试也有一定的难度. 在外界环境相同的条件下, 方案三设计出来的产品精度和稳定度要比方案二稍微差一些. 因此

11、 , 电子琴的设计我们选择方案二来实现第二章FPGA 简介第一节FPGA背景目前以硬件描述语言（Verilog或 VHDL ）所完成的电路设计，可以经过简单的综合与布局，快速的烧录至FPGA 上进行测试， 是现代IC设计验证的技术主流。这些可编辑元件可以被用来实现一些基本的逻辑门电路 （比如AND、 OR、 XOR、 NOT）或者更复杂一些的组合功能比如解码器或数学方程式。在大多数的FPGA里面，这些可编辑的元件里也包含记忆元件例如触发器 （ Flip flop）或者其他更加完整的记忆块。系统设计师可以根据需要通过可编辑的连接把FPGA内部的逻辑块连接起来，就好像一个电路试验板被放在了一个芯片

12、 里。一个出厂后的成品FPGA的逻辑块和连接可以按照设计者而改变，所以FPGA可以完成所需要的逻辑功能。5FPGA一般来说比ASIC （专用 集成芯片）的速度要慢，无法完成复杂的设计，而且消耗更多的电能。但是他们也有很多的优点比如可以快速成品，可以被修改来改正程序中的错误和更便宜的造价。厂商也可能会提供便宜的但是编辑能力差的FPGA。因为这些芯片有比较差的可编辑能力，所以这些设计的开发是在普通的FPGA上完成的，然后将设计转移到一个类似于ASIC 的芯片上。另外一种方法是用CPLD（复杂 可编程逻辑器件备）。第二节FPGA 的基本原理2.1 MHZ_generator模块的原理分频器的输入是一

13、个标准时钟频率，输出是每秒12MHZ的频率和 8HZ 的频率。其内部实际是一个计数器， 根据所需要的要求进行不同的分频设计。本程序中已知标准频率为32MHZ，要得到 12MHZ和 8HZ的频率，通过计算我们可以确定它的分频系数. MHZ_generator 模块的工作时序仿真图( 略 ), 它的程序见附录2.2 NoteTabs模块的原理NoteTabs 模块其实就是一个乐谱预置器 , 可设置电子琴演奏的乐谱 . 原理很简单即来一个脉冲输出一个已设置好的乐谱 . 假定预先设计的乐谱为 3 3 3 5 5 5 6 2 1 1 3 3 3 3 3 3它的输出工作时序仿真图如图2.2 所示 , 程序

14、见附录 .图 2.2 NoteTabs 模块的工作原理仿真图2.3 ToneTaba模块的原理ToneTaba模块是一个音阶发生器, 实质是译码电路， 控制音调的预置数. 乐谱信号是该模块的敏感信号,输入的每一个乐谱都将被译成与之相对映的频率从Tone 端口输出去控制Speakera 模块 , 让 Speakera 模块发出不同的音调 .ToneTaba 模块在将乐谱译成相映的频率的同时会将乐谱的符号从 codel 输出到显示部分 , 并判断乐谱是高音还是低音 , 再从 highl 端口输出去显示 . 在 ToneTaba 模块的设计中 tone 的计算很重要 ,tone 是根据产生该音阶频率

15、所对应的分频比获得的. 此值是通过查表和计算所到, 查表我们可以知道每个乐谱符号的频率,然后计算出要得到该乐谱的频率所需的分频系数. 例如音符 1的发音 , 通过查表得它的频率是 785HZ左右 , 我们要计算tone 的值可由公式 :音符频率 =振荡频率 /(16#7FF#-tone的值 )6振荡频率是经过分频之后得到的, 在此是 1MHZ,由公式可计算出tone 的值为 :773.为了进一步了解ToneTaba 模块的工作原理, 可假定一些参数进行仿真. 设它的输入乐谱为: 33 3 3 5 5 5 2 1 1 3 12 15 3则 ToneTaba 模块的工作时序仿真图如图2.3 所示

16、, 程序见附录 .图 2.3 ToneTaba 模块的工作时序仿真图2.4 Speakera 模块的原理模块 Speakera中的主要电路是一个数控分频器, 它由一个初值可预置的加法计数器和两个分频器构成 . 数控分频器的功能就是当输入端给定不同的输入时, 将对输入的时钟信号有不同的分频比 , Speakera 模块中的数控分频器就是用计数值可并行预置的加法计数器设计完成的 , 方法是将计数溢出位与预置数加载输入信号相接即可. 当模块 Speakera 由端口 tone获得一个十进制数后, 将以此值为计数器的预置数, 对端口 CLK12MHZ输入的频率进行分频 ,之后将输出再进行2 分频，将脉

17、冲展宽， 以使扬声器有足够功率发音, 最后由 SPKOUT向扬声器输出发声 . Speakera 模块的工作时序仿真图如图2.4 所示 , 程序见附录 . 注: 为了能清晰的看到输入与输出的关系 , 第一次分频系数设的是2, 第二次分频系数设的是5, 第三次是 2.图 2.4 Speakera 模块的工作时序仿真图第三节FPGA 的基本特点1）采用 FPGA设计 ASIC 电路 ( 专用集成电路) ，用户不需要投片生产，就能得到合7用的芯片。2） FPGA可做其它全定制或半定制ASIC电路的中试样片。3） FPGA内部有丰富的触发器和I O引脚。4） FPGA是 ASIC电路中设计周期最短、开

18、发费用最低、风险最小的器件之一。5) FPGA 采用高速CHMOS工艺，功耗低，可以与CMOS、 TTL电平兼容。可以说，FPGA芯片是小批量系统提高系统集成度、可靠性的最佳选择之一。FPGA是由存放在片内 RAM中的程序来设置其工作状态的，因此，工作时需要对片内的 RAM进行编程。用户可以根据不同的配置模式，采用不同的编程方式。加电时， FPGA芯片将EPROM中数据读入片内编程RAM中，配置完成后，FPGA 进入工作状态。掉电后，FPGA 恢复成白片，内部逻辑关系消失，因此， FPGA能够反复使用。FPGA的编程无须专用的FPGA编程器 ，只须用通用的EPROM、PROM编程器即可。当需要

19、修改FPGA功能时，只需换一片EPROM即可。这样，同一片FPGA，不同的编程数据，可以产生不同的电路功能。因此，FPGA的使用非常灵活第四节FPGA 基本结构FPGA 具有掩膜可编程门阵列的通用结构，它由逻辑功能块排成阵列组成，并由可编程的互连资源连接这些逻辑功能块来实现不同的设计。下面以 Xilinx 公司的 FPGA 为例，分析其结构特点。FPGA 一般由三种可编程电路和一个用于存放编程数据的静态存储器SRAM 组成。这三种可编程电路是：可编程逻辑块(Configurable Logic Block ，CLB) 、输入 /输出模块 (I/O Block ，IOB) 和互连资源 (Inte

20、rconnect Resource， IR) 。 FPGA 的基本结构如图1.19 所示，可编程逻辑块 (CLB) 是实现逻辑功能的基本单元，它们通常规则地排列成一个阵列，散布于整个芯片；可编程输入 /输出模块 (IOB) 主要完成芯片上的逻辑与外部封装脚的接口，它通常排列在芯片的四周；可编程互连资源(IR) 包括各种长度的连线线段和一些可编程连接开关，它们将各个 CLB 之间或 CLB 、 IOB 之间以及IOB 之间连接起来，构成特定功能的电路。8FPGA 的功能由逻辑结构的配置数据决定。工作时，这些配置数据存放在片内的SRAM 或熔丝图上。基于 SRAM 的 FPGA 器件，在工作前需要

21、从芯片外部加载配置数据，配置数据可以存储在片外的 EPROM 或其他存储体上。用户可以控制加载过程，在现场修改器件的逻辑功能，即所谓的现场编程。第三章单元电路设计.第一节顶层模块 (top) 的设计VHDL 采用的是自顶向下的设计方式，顶层模块由乐曲自动演奏（ automusic），音调发生器（ tone）和数控分频器（ speaker）三个模块组成。图 2-1-1 即是顶层设计原理图。其中乐曲演奏部分又包括了键盘编码。设置一个自动演奏/键盘输入切换auto，即当auto=101时，选择自动演奏音乐存储器里面的乐曲，auto=111时，选择由键盘输入的信号，再对其进行编码，输出的都是八位二进制

22、数，对应音调发生器的输入。9图 2-1-1 顶层设计原理图第二节自动演奏模块 (automusic) 的设计为了实现扩展部分的设计，便需要多加上一个音乐存储模块，该模块的作用是产生8位发声控制输入index， auto 为 0 或 1 时可以选择自动演奏或者键盘输入，如果auto 为 0，则而由存储在此模块中的8 位二进制数来作为发声控制输入，由此便可自动演奏乐曲。此模块的 VHDL 语言中包括两个进程，首先是对基准脉冲进行分频得到4Hz 的脉冲，作为第二个进程的时钟信号，它的目的是控制每个音阶之间的停顿时间，此处便是1/4=0.25s，第二个进程是音乐的存储，可根据需要编写不同的乐曲。第三节

23、音调发生器 (tone) 模块的设计音调发生器的作用是产生获得音阶的分频预置值。当 8 位发声控制输入index 中的某一位为高电平时，则对应某一音阶的数值将以端口tone 输出，作为获得该音阶的分频预置值，该值作为数控分频器的输入，来对4MHz的脉冲进行分频，由此得到每个音阶相应的频率， 例如输入 index=00000010 ，即对应的按键是2，产生的分频系数便是6809；由 code输出对应该音阶简谱的显示数码；由high 输出指示音阶高8 度的显示，低电平有效。第四节数控分频模块（speaker）的设计数控分频模块的目的是对基准脉冲分频，得到1,2,3,4,5,6,7 七个音符对应频率

24、。该模块的 VHDL 描述中包含了三个进程。首先对 32MHz 的基准脉冲进行分频得到8MHz 的脉冲，然后按照tone1 输入的分频系数对4MHz 的脉冲再次分频，得到的便是所需要的频率。而第三个进程的作用是在音调输出时再进行二分频，将脉冲展宽，以使扬声器有足够功率发音。10第四章PS2 键盘控制电子琴程序第一节VHDL 硬件描述语言简介PLD 的软件已发展得相当完善，利用VHDL硬件描述语言来实现程序的编制，这样硬件的功能描述可以完全在软件上实现。VHDL是用于逻辑设计的硬件描述语言，成为 IEEE 标准。它作为描述硬件电路的语言，有以下特点：（ 1） VHDL 的宽范围描述能力使它成为高

25、层次设计的核心，将设计人员的工作重心提高到了系统功能的实现与调试，而花较少的精力于物理实现。（ 2）VHDL 可以用简洁明确的代码描述来进行复杂控制逻辑的设计，灵活且方便， 而且也便于设计结果的交流、保存和重用。（ 3）VHDL 的设计不依赖于特定的器件，同一个 HDL 原码可以综合成FPGA 或 ASIC,方便了工艺的转换。（ 4）VHDL 是一个标准语言，为众多的EDA 厂商支持， 而且设计出来的电路大多数并行运行 ,因此移植性好且速度快。采用VHDL语言设计复杂数字电路的方法具有很多优点， 其语言的设计技术齐全、方法灵活、 支持广泛。它可以支持自顶向下 （ TopDown ）和基于库（L

26、ibrary_Based ）的设计方法，而且还支持同步电路、异步电路、FPGA以及其他随机电路的设计， 其范围很广， 语言的语法比较严格， 给阅读和使用都带来了极大的好处。第二节软件设计本设计采用 Xilinx 公司的 EDA 软件系统 Foundation Series ISE 4.2i 来完成。采用自顶向下的设计方法。图 3.2.1 为其软件流程图。11软件设计采用结构化程序设计方法， 功能模块各自独立， 实际上在设计中将键盘输入和乐曲存储放在了一个自动演奏模块中， 软件设计的核心部分是数控分频器， 键盘输入和乐曲储存都是提供给它相应的分频比。 对输入的基准时钟进行多次分频， 最终输出的就

27、是想得到的音阶的频率。 VHDL 描述语言和仿真图详见附录。第五章结束语本设计利用超高速硬件描述语言VHDL 实现了电子琴的自动演奏和键盘输入发音的简易12功能，经过编程，综合，仿真，下载，芯片烧制，最终做出成品，测试情况良好，能够准确实现音阶的发音功能，可切换到自动演奏存储好的乐曲，可根据需要更改程序而实现不同的乐曲存储。 在设计实验时，我本来想做一个电子琴，可是由于对基础知识不够纯熟，最终没有成功， 这个硬件演奏电路是之后匆忙整的，有很多粗糙的地放，主要是参考了实验教材上的程序，实验过程中，犯了很多应该避免的小错误，比如在编写顶层连接文件时，只是单纯按照自己的想法和例题去编写， 后来发现编

28、译的结果有错误。 后来发现是因为管脚的名称和模块的名称一样或相近导致的，后来在老师的指导下发现问题所在，从而解决了问题。1第六章附录与利用微处理器(CPU或 MCU)来实现乐曲演奏相比，以纯硬件完成乐曲演奏电路的逻辑要复杂得多， 如果不借助于功能强大的EDA工具和硬件描述语言， 仅凭传统的数字逻辑技术，即使最简单的演奏电路也难以实现。如何使用EDA 工具设计电子系统是人们普遍关心的问题，本设计在美国ALTERA公司 MAX + plus 的 EDA软件平台上，使用层次化设计方法，实现了乐曲发生器的设计。乐曲选取梁祝中化蝶部分，其简谱如图1 所示。1、系统结构描述1）本设计完全用VHDL 语言实

29、现的主系统由顶层文件SONGER.VHD和三个底层模块组成，有TONETABA.VHD,NOTETABS.VHD和 SPCAKERA.VHD2）源代码1.顶层文件1.SONGER.VHD.- 顶层文件LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY SONGER ISPORT(CLK12MHZ:IN STD_LOGIC;CLK8HZ:IN STD_LOGIC;CODE1:OUT INTEGER RANGE 0 TO 15;HIGH1:OUT STD_LOGIC;SPKOUT: OUT STD_LOGIC);13END ENTITY SONGER;A

30、RCHITECTURE one OF SONGER ISCOMPONENT NOTETABSPORT(CLK:IN STD_LOGIC;TONEINDEX:OUT INTEGER RANGE 0 TO 15);END COMPONENT;COMPONENT TONETABAPORT(INDEX:IN INTEGER RANGE 0 TO 15;CODE: OUTINTEGER RANGE 0 TO 15;HIGH:OUT STD_LOGIC;TONE:OUT INTEGER RANGE 0 TO 16#7FF#);END COMPONENT;COMPONENT SPEAKERAPORT(CLK

31、: IN STD_LOGIC;TONE:IN INTEGER RANGE 0 TO 16#7FF#;SPKS: OUT STD_LOGIC);END COMPONENT;SIGNAL TONE:INTEGER RANGE 0 TO 16#7FF#;SIGNAL TONEINDEX:INTEGER RANGE 0 TO 15;BEGINU1:NOTETABS PORT MAP(CLK=CLK8HZ,TONEINDEX=TONEINDEX);U2:TONETABA PORT MAP(INDEX=TONEINDEX,TONE=TONE,CODE=CODE1,HIGH=HIGH1);U3:SPEAKE

32、RA PORT MAP(CLK=CLK12MHZ,TONE=TONE,SPKS=SPKOUT);END;2）底层文件1.TONETABA.VHD用来查询音调频率LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY TONETABA ISPORT(INDEX: IN INTEGER RANGE 0 TO 15;CODE:OUT INTEGER RANGE 0 TO 15;-定义错的输出引脚HIGH:OUT STD_LOGIC;-定义 high 输出引脚TONE:OUT INTEGER RANGE 0 TO 16#7FF#);- 定义 tone 输出引脚1

33、4END TONETABA;ARCHITECTURE one OF TONETABA ISBEGINSEARCH:PROCESS(INDEX)BEGINCASE INDEX IS- 此项用来检索音调的频率，高八度和低八度共十六个音符WHEN 0=TONE=2047;CODE=0;HIGHTONE=773;CODE=1;HIGHTONE=912;CODE=2;HIGHTONE =1036;CODE=3;HIGHTONE =1116;CODE=4;HIGHTONE =1197;CODE=5;HIGHTONE =1290;CODE=6;HIGHTONE =1372;CODE=7;HIGHTONE =

34、1410;CODE=1;HIGHTONE =1480;CODE=2;HIGHTONE =1542;CODE=3;HIGHTONE =1590;CODE=4;HIGHTONE =1622;CODE=5;HIGHTONE =1668;CODE=6;HIGHTONE =1692;CODE=7;HIGHTONE =1728;CODE=1;HIGH NULL;END CASE;END PROCESS;END;2.SPEAKERA.VHD- 用来分频LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY SPEAKERA ISPORT(CLK:IN STD_LOGI

35、C;TONE:IN INTEGER RANGE 0 TO 16#7FF#;SPKS:OUT STD_LOGIC);END SPEAKERA;ARCHITECTURE behav OF SPEAKERA ISSIGNAL PRECLK,FULLSPKS:STD_LOGIC;BEGINDIVIDECLK:PROCESS(CLK)VARIABLE COUNT4:INTEGER RANGE 0 TO 15;BEGINPRECLK11 THEN PRECLK=1;COUNT4:=0;15ELSIF CLKEVENT AND CLK=1 THEN COUNT4:=COUNT4+1; END IF;END PROCESS;GENSPKS:PROCESS(PRECLK,TONE)VARIABLE COUNT11:INTEGER RANGE 0 TO 16#7FF#;BEGINIF PRECLKEVENT AND PRECLK=1 THENIF COUNT11=16#7FF# THEN COUNT11:=TONE;FULLSPKS=1; ELSE COUNT11:=COUNT11+1;FULLSPKS=0;END IF;END IF;END PROCESS;