《CPLD培训报告i.docx》由会员分享，可在线阅读，更多相关《CPLD培训报告i.docx（9页珍藏版）》请在三一文库上搜索。
1、精品 料推荐CPLD 培训实习报告日期2009.08.03作成宋礼阳成员員吴飞兰奇承认李松- 0 -精品 料推荐开发目的或缘由1. 了解 CPLD 和FPGA 的基本结构和原理；2. ispLEVER 开发工具的使用；3. ispLEVER 工具中 Verilog HDL 语言的初步设计；4. Lattice LC4032VCPLD 的学习；5. 电路焊接能力的训练和考核；技术要点详述LC4032VPLD1. 芯片的结构由通用逻辑块 GLB, 全局布线区 GRP 和I/O 单元组成，有 3.3V,2.5V ,1.8V 三个系列。2. LC4032V 有 48个管脚， 32 个I/O 口，管脚图
2、如 下图：- 1 -精品 料推荐Fig.1 LC4032V管脚图3. 本实验用了 48 个管脚中的 17个管脚， 5个I/O 口分别为： B4,A14,A15,A1,A2; 其中 B4 为5MHz晶振信号输入脚其他的还有 4个电源脚， 4个接地脚以及 4个 JTAG 脚。- 2 -精品 料推荐4. 引脚配置如 Table.1Table.1 LC4032V 引脚配置表引脚类型引脚编号引脚类型引脚编号VCC12、36VCCO6、 30GND5、13 、29 、37TDI1TDO35TCK11TMS25INPUT24、 16、17OUTPUT45、466. 电路原理图- 3 -精品 料推荐Fig .
3、2 电路原理图Verilog HDL 程序设计设计要求： 设计一频率源， 该频率源有两路输出， 其中一路为占空比为 75 、频率为 10kHz 的方波；另外一路为占空比为 50的方波，其频率受一开关控制，开关闭合与打开时该方波频率分别为 100kHz 和 200kHz- 4 -精品 料推荐方案： 5MHz 的信号，通过 500分频产生 10KHz的信号，通过计数器，小于 375时赋值 1，否则赋值 0，得到 75%占空比；通过 25分频得到 200KHz信号，设置一个开关跟计数器，计数小于 13 赋值 1，否则 0，得到 100K信号。实验结果及数据CPLD 输出信号测试图1. 输出占空比为 75% 的10K 信号Fig.310K 信号输出图- 5 -精品 料推荐2. 输出占空比为 50% 的100K 信号Fig. 4 100K 信号输出图- 6 -精品 料推荐3. 输出占空比为 50% 的200K 信号Fig.5 200K 信号输出图结论CPDL 输出 10K ，100k ， 200K 信号，频率存在较小的误差，200K 占空比也存在误差，但是效果基本达到设计要求 。- 7 -