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1、嵌嵌入入式式系系统统设设计计教教程程AltiumAltium DesignerDesigner一一种种全全新新的的，在在FPGAFPGA上上实实现现系系统统开开发发的的设设计计平平台台1基基于于FPGAFPGA的的硬硬件件设设计计 以下我们将结合一个实例来简要介绍一下如何在Altium Designer 上实现一个完整的嵌入式系统设计过程。 首先：创建一个新的FPGA 工程 1.选择菜单FileNewFPGA Project， 在工程栏中将会显示新建的FPGA 工程名，选择菜单FileSave Project ，在对话框中修改工程名称Test，然后Save。在工程栏中选择File View 选
2、项，在工程中将会列出所有属于当前工程的文件。图1 工程栏-创建FPGA 工程2基基于于FPGAFPGA的的硬硬件件设设计计 2.选择菜单FileNewSchematic，保存原理图，命名为Test.schdoc 。图2 工程栏-创建原理图3基基于于FPGAFPGA的的硬硬件件设设计计 3、接下来在原理图中完成硬件的设计。在这个实例中，将会用到基于51的处理器内核、RAM 存储器、上电时序控制、异或门、Nexus 协议接口等FPGA 工程器件。 Altium Designer的器件均可以在FPGA 集成库中找到，单击窗口右侧的libraries 一栏，选定设计中需要的器件，并拖拽到原理图中。图3
3、 集成库4基基于于FPGAFPGA的的硬硬件件设设计计 设计中所用到的器件及器件所在集成库参见下表器件名称所在的FPGA 集成库TSK51A_DFPGA Processors.IntLibRAMS_8x1KFPGA Memories.IntLibCLOCK_BOARDFPGA NanoBoard Port-Plugin.IntLibTEST_BUTTONFPGA NanoBoard Port-Plugin.IntLibLEDFPGA NanoBoard Port-Plugin.IntLibNEXUS_JTAG_CONNECTFPGA NanoBoard Port-Plugin.IntLibNE
4、XUS_JTAG_PORTFPGA Generic.IntLibOR2N1SFPGA Generic.IntLibFPGA_STARTUPxFPGA Peripherals.IntLib5基基于于FPGAFPGA的的硬硬件件设设计计 4.将所有器件按下图所示放置好图4 放置器件6基基于于FPGAFPGA的的硬硬件件设设计计 5.使用工具栏工具 按下图进行连接，图示中用红色标识的部分可以将不同总线宽度的端口连接在一起。将两设置成9.0图5 连接器件7基基于于FPGAFPGA的的硬硬件件设设计计 6.新建VHDL文件，选择菜单FileNewVHDL Document,保存为Test1.VHDL图6
5、 新建VHDL文件8基基于于FPGAFPGA的的硬硬件件设设计计 7.在VHDL文档界面下输入VHDL语言： LIBRARY ieee; USE ieee.std_logic_1164.ALL; ENTITY Test1 IS PORT( D : IN std_logic_vector(7 downto 0);Q: OUT std_logic_vector(7 downto 0) ); end Test1; Architecture RTL OF Test1 IS Begin Process(D) Begin Case D Is9基基于于FPGAFPGA的的硬硬件件设设计计 when X00
6、= Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q = XFF; End Case; End Process; End RTL;11基基于于FPGAFPGA的的硬硬件件设设计计 结果如图7所示图7 VHDL输入12基基于于FPGAFPGA的的硬硬件件设设计计 8.在原理图编辑界面下，选择菜单DesignCreate Sheet Symbol From Sheet,然后在弹出的窗口中选择Tset1.VHDL,然后点击OK。见图8图8 将VHDL产生图表符13基基于于FPGAFPGA的的硬硬件件设设计计 生成如图9所示的图表符，图9 将VHDL产生图表符14基基于于FPGAFPGA
7、的的硬硬件件设设计计 9.按图10将图表符连接好图10 连接图表符15基基于于FPGAFPGA的的硬硬件件设设计计 10.给各元件加上标注，选择菜单ToolsAnnotate quiet,在弹出的对话框中选择ok，原理图中的元件就自动排列完成了。图11 自动标注元件16基基于于FPGAFPGA的的硬硬件件设设计计 11.添加配置文件，选择ProjectConfiguration Manager,在弹出的窗口（图14）的左下角Configurations选项点击ADD，在新弹出的窗口中输入新的配置名Test，点击ok，然后在Constraints Files选项点击ADD，弹出对话框如图12所示
8、，选择该软件安装目录下Altium2004LibraryFpga,选择NB1_6_EP1C12Q240（取决于设计中用到的子板或FPGA器件），点击打开，结果见图13，选中Test下的复选框。最后点击Ok。配置文件便添加到了设计中，见图15。图12 添加约束文件17基基于于FPGAFPGA的的硬硬件件设设计计图13 添加配置18基基于于FPGAFPGA的的硬硬件件设设计计图14 配置窗口19基基于于FPGAFPGA的的硬硬件件设设计计图15 配置文件20基基于于FPGAFPGA的的硬硬件件设设计计 12.保存项目文件，原理图文件及VHDL文件，选择ProjectRecompile FPGA P
9、roject Test.PRJFPG,在原理图编辑环境下点击窗口底部的System选项，选择Messages如图16所示，查看是否有错误发生，检查修改完毕后，可以开始进行嵌入式软件设计了。图16 检查错误信息21内内容容基于FPGA的嵌入式软件设计22基基于于FPGAFPGA的的嵌嵌入入式式软软件件设设计计 1.选择菜单FileNewEmbedded Project ， 在工程栏中将会显示新建的Embedded 工程名，选择菜单 FileSave Project ，在对话框中修改工程名称为Test，然后Save。在工程栏中选择File View 选项，在工程中将会列出所有属于当前工程的文件。图
10、17 新建嵌入式工程23基基于于FPGAFPGA的的嵌嵌入入式式软软件件设设计计 2.右键点击嵌入式工程,在弹出窗口中选择Add New To ProjectC File,如图18所示图18 新建嵌入式文件编辑24基基于于FPGAFPGA的的嵌嵌入入式式软软件件设设计计 将文件以Test文件名保存，然后在编辑界面下输入C语言代码，如图19图19 C语言输入25基基于于FPGAFPGA的的嵌嵌入入式式软软件件设设计计 代码如下： void main(void) unsigned char x=0; unsigned short i; for(;) P1=x+;for(i=0;i0xFFff;i+
11、)_asm(nop); 26基基于于FPGAFPGA的的嵌嵌入入式式软软件件设设计计 3.保存Test.C文件，在C语言编辑界面下选择菜单ProjectProject Options，在弹出的窗口中选择Configuration项，在下拉菜单中选择Tasking 8051，其余选项按默认处理，完成后，点击Ok。图20 编译器选项27基基于于FPGAFPGA的的嵌嵌入入式式软软件件设设计计 4.右键点击Test.PRJEMB工程，在弹出窗口中选择Recompile Embedded Project Test.PRJEMB，编译无误后即可进行系统级设置。图21 编译结果28内内容容系统级设置及下载
12、29系系统统级级设设置置及及下下载载 以上介绍了基于FPGA的硬件设计和嵌入式软件设计步骤，下面来介绍系统级的设计和调试。 1.在原理图编辑界面下，双击元件TSK51A_D ，在弹出的器件属性窗口中，在右侧的Parameters for U1-TSK51A_D一栏，将ChildCore1的Value值设置为设计中用到的RAMS_8x1K的标注U4（根据设计中的实际标注而定），设置完成后点击OK。保存原理图。 RAMS_8x1K和TSK51A_D就建立了关联。图22 元件关联30系系统统级级设设置置及及下下载载 2.建立FPGA硬件和嵌入式软件之间的关联，在Project窗口中，选择Struct
13、ure Editor一项如图23所示，点击Test.PRJEMB将其拖拽到U1上，结果如图24所示，现在软件和硬件的关联已经建立起来了。重新选中File View 一项，将设计文件保存。图23 软硬件关联31系系统统级级设设置置及及下下载载图24 关联已经建立32系系统统级级设设置置及及下下载载 3.选择菜单ViewDevices View,器件界面将被打开，如图25所示。图25 器件界面33系系统统级级设设置置及及下下载载 点击Live复选框，系统会扫描到当前的开发板使用情况（之前请确认开发板和用户电脑已经正确连接并且已经上电）。如图26所示。图26 与开发板建立连接34系系统统级级设设置置
14、及及下下载载 图27给出了当前开发板上用到的器件，系统通过扫描自动将器件显示在界面上，另外器件上方依次有带有指示灯的四个工作区，分别为编译、综合、适配，下载 四个过程，单击每个区域则完成相应的过程。也可直接点击Program FPGA完成所有过程。完成后如图28所示，其中，文本框部分为当前的配置情况。图27 系统扫描到的器件图28 下载过程35系系统统级级设设置置及及下下载载 完成编译、下载等过程后，就可以在开发板上开到实际结果了，图29为设计中所用到的处理器内核，在只需改动软件的情况下，直接可通过此界面完成对软件的编译及下载过程，而无需再将硬件下载一遍。图29 处理器内核36总总结结 以上完成了从整个基于Altera Cyclone EP1C12 型号FPGA 项目工程的设计，通过将软硬件设计方案在NanoBoard NB1 系统开发板上实际运行验证，再逐步优化，反复下载验证，最终完成项目的开发。37结结束束谢谢各位有关Altium 公司及其产品详细情况, 请浏览: