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1、第二章ASIC设计流程和方法,2.10深亚微米设计方法和设计技术 2.10.1深亚微米工艺给集成电路设计带来的新问题 元件模型变化 电路元件延迟减小，互连线延迟增大(5070%,0.35um) 串扰和噪声 时钟线和电源线的影响 功耗和散热问题 铝线的电迁移造成连线断裂 热载流子对ASIC可靠性的影响 逻辑与物理的反复设计问题(0.8um-1次,0.5um-5次,0.35um-10次),第二章ASIC设计流程和方法,2.10深亚微米设计方法和设计技术 2.10.2深亚微米设计方法和设计技术的改进 高层次设计规划(Floorplanning) 在行为级验证成功，进入寄存器传输级设计中生成RTL模块
2、的物理抽象，进行预布局，结合物理特征，得到布局、时序及面积以及互连线信息，由此产生的综合优化的约束条件，便综合生成的门级时序得到较好的控制; 经门级功能及时序验证，并生成门级物理抽象，设计规划进 行更精确的布局探索和各模块驱动、延迟的分析计算，并精确地得到关键路径的延时和电路时序; 在物理级，将门级设计得到的驱动、延迟信息作一规划分析并作为时序驱动布局布线的约束条件。,第二章ASIC设计流程和方法,综合优化技术-进人深亚微米设计阶段，由于互连线延迟超过单元延迟，综合技术必须考虑由此引起的时序问题，改进电路时序特性有以下几点措施: 使用预布局得到的互连线模型替代原来的连线负载模型，原来模型是对指
3、定工艺库单元的扇出和RC树的统计模型，它没有考虑深亚微米连线的种种影响，而互连模型是使用设计规则工具得到的互连特性模型。它能比较精确地反映互连延迟、分布特性及RC特性 使用设计规划工具得到的时序约束和互连线模型去驱动综合优化过程，由此得到满足时序要求的综合结果。在物理级，将门级设计得到的驱动、延迟信息作一规划分析并作为时序驱动布局布线的约束条件,第二章ASIC设计流程和方法,将综合技术与版图设计算法结合起来，产生基于布局的物理综合工具，它将时序约束、逻辑网表和布局拓扑关系一起进行分析、调整。例如，根据电路驱动与负载情况，调整缓冲器和驱动单元的大小私布局;根据时序要求，减少可能存在的长连线及并行
4、走线，减少时钟线的影响，生成较优的时钟树布局。 总之，使布局布线能满足电路的时序要求。 采用行为级综合技术，这种高层次综合的任务是实现从系统级算法描述到底层结果级表示的转换，其核心技术是调度和分配。调度(scheduling)是将操作贼给所指定的控制步，在满足约束条件下使得给定的目标函数(例如控制步数、硬件资源、延迟和功耗)最小。分配是将操作和数据赋给相应的功能单元和寄存器，其目标是便所占用的硬件资源最少。,第二章ASIC设计流程和方法,模拟技术- 模拟是设计的基础，从行为级、RTL级到门级，从逻辑功能摸拟、时序模拟到故障模拟，模拟过程就是验证的过程。对于深亚微米设计，设计的数据巨量增加，电路
5、的时序复杂性等对模拟技术提出更高的要求。总的来说，近年来模拟技术有以下几方面的发展: 传统的线性延迟模型不再适用，需要建立考虑高速、低电压、低功耗以及负载和工艺影响的模型;精碗的模型可以保证电路功能和时序的设计正确，这是ASIC设计过程的核心 门级模拟过程变为先进行单位延迟的功能模拟，得到门级网表，然后使用设计规划工具估算由于互连线、负载、输入信号变化速率等影响产生的延迟信息，再将它们和网表及功能模型一起模拟，得到门级功能和时序结果,第二章ASIC设计流程和方法,采用基于时钟的节拍式 (Cycle-Based)模拟技术，它比传统使用的事件驱动技术耍快几个量级。这种技术通常适用于同步电路的功能验
6、证，但不能作时序验证。Synopsys公司近年推出的CycloneRTL级迷你软件，是利用高层次节拍模拟技术开发的，适用于VLSI的RTL级设计及相应的测试程序进行仿真，由于不需要象常规的将RTL级描述转换为门级描述长时间的编译步骤，使模拟时间大大缩短。 深亚微米电路的时序分析成为设计的中心问题，静态时序分析是解决电路时序问题行之有效的方法,第二章ASIC设计流程和方法,布图技术-布图技术是集成电路芯片物理设计的关键技术，虽然早在八十年代;已经实现了布局布线自动化，但由于深亚微米设计中又出现了时序问题和设计数据量巨大的问题，显然采用以前的布图技术是无法解决: 时序驱动(Timing Drive
7、n)和性能驱动(PerformanceDriven)是近几年布图技术发展的方向。对于VLSI芯片设计来说，希望有一种快速的时序驱动,性能驱动的布局布线技术，这样可以在短时间内试探多种布图的可能性，而且可以将快速预布局、预布线得到的结果反馈给综合优化工具，对网表和时序进行优化，这种技术也是物理设计规划工具的基础 进入深亚微米阶段，使用层次化设计和购买知识产权(IP)模块的可能性增多，因此布局布线工具应能灵活地处理模块，能够把IP模块、 第三方厂商提供的模块和设计人员自已开放的模块有机地组合起来,第二章ASIC设计流程和方法,深亚微米的布线设计是一重要课题，金属线的层数已从二、三层上 升到六层左右
8、。因此首先要支持多层布线，可以进行通道式或基于区域的布线，也可以是二者混合型的。通道式布线是一传统方法，它要求单元排列成行，行与行之间留出互连线通道，通道宽度可以调节，以保证100%约有通率。另一种区域布线是假设单元布局固定，在确定的区域内完成布线。前一种方法无法预测芯片大小，后一种方法比较死板苛求两者的优化组合是所谓混合型布线方法。布线还要考虑采用宽线条克服 电迁移问题，避免高频串扰，以及对平行线分布电容计算，对电源线、时钟线也应合理分布，以保证时序要求 总之提高布图质量和布通率，满足时序要求是布图的目标。,第二章ASIC设计流程和方法,内嵌式系统和软硬件协同开发技术-内嵌式式系统是硬件与软
9、件协同设计实现特定要求的系统，在内嵌式系统中，通常包括有微处理器模块、专用电路模块以及存放应用软件代码的ROM、RAM等。在设计过程中需要硬件与软件紧密配合，共同完成一定的电路功能，所以也称为硬软件协同设计 设计重用方法(Design Reuse)-片上系统的设计是极其复杂的，采用设计重用方法是行之有效的。设计重用方法是将 ASIC设计中核心部分的设计可以不用修改或只作少量修改就可用在其它的设计之中。也就是说，对于一些有价值的模块或IP(Intellectual Property)，设计一次，可以便用多次。 设计重用在概念上是简单的，但是实现起来也有一定的难度。首先 设计重用方法需要一定的设计
10、环境和设计工具,常规的Top-Down设计方法应作适当扩展。首先要建立设计重用模块的系统级模型及相应的模 块库，也就是用VHDL或Verilog语言编写行为级模型，进行行为级验证然后是综合优化，直到物理设计和工艺制造，经测试和试用证实设计正确无误后，,第二章ASIC设计流程和方法,才能把该模块的行为级模型、RTL级模型等存人重用模块库。因此设计工具应具有对重用模块的建立,修改,调用和管理的功能 也应具有对重用模块和其它方式生成的模块协同设计和界面格式转换的能力。 设计重用的应用一般有两种情况。一种情况是重用模块包含了行为级模块和RTL模块，也就是事先已经把模块的行为级描述综合成适合于某一工艺过
11、程的形式，设计时只需要将ASlC行为级模型分配成专用工艺过程的RTL级描述，然后调用所需的RTL级模块，一起进行逻辑综合.第二种情况是针对某一特定工艺过程，将设计重用模块除了硬件块外还有软件块。软件块是执行特定操作的一般程序。例如微处理机中的微程序,它们通常以代码形式放置在ROM中，这种软件硬化的ROM也称为固件，因此软件块一般以ROM形式出现。,第二章ASIC设计流程和方法,第二章ASIC设计流程和方法,设计重用也是深亚微米设计的主要方法，设计重用也是对IP的再使用，通常可以把设计成功的子模块建成一个核心模块库，以便在以后的ASIC RTL级设计中调用。常用的核心模块可以有MPU、DSP、A
12、/D、D/A、RAM、ROM、输入/输出接口以及加法器、乘法器等。设计重用方法对于超大规模或更大规模的集成电路设计尤其适用。 2.11集成电路 CAD技术发展概况 计算机辅助设计(CAD) 计算机辅助测试(CAT) 计算机辅助工程(CAE) 计算机辅助制造(CAM) 电子设计自动化-EDA(Electronics Design Automation),第二章ASIC设计流程和方法,电子设计自动化-EDA(Electronics Design Automation) 第一代-绘图及版图图形编辑,七十年代IC发展初期 第二代-逻辑模拟和版图设计自动化,八十年代，集成电路巳从中规模发展到大规模 第三代-概念驱动设计和Top-Down的设计方法l;从八十年代后期 第四代-深亚微米设计技术,第二章ASIC设计流程和方法,