数字电路基础_D05-06时序逻辑电路的设计.doc

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1、5.6 时序逻辑电路的设计 时序逻辑电路的设计是根据给定的逻辑功能设计出相应的时序逻辑电路。本节主要介绍 同步时序逻辑电路的设计，简单介绍按固定规律直接设计时序逻辑电路，重点介绍时序逻辑电路的一般设计方法，常用的时序逻辑电路的设计。 5.6.1按固定规律直接设计时序逻辑电路 1二进制计数器的设计 (1) n位同步二进制计数器设计 n位同步二进制加法计数器 将n个无空翻触发器都分别转换成T触发器，然后按下式进行连接： Tol C为进位输出端，Ti为T触发器输入，计数脉冲CP同步驱动各触发器的时钟输入端，即可实现n位同步二进制加法计数器。 n位同步二进制减法计数器 按下式进行连接：To=1 LaQ

2、Ln qLIlo，Qt Q9B为借位输出端，计数器脉冲CP同步驱动各处发起的时钟输入端，即可实现n位的同步二进制减法计数器。（2） n位的异步二进制计数器设计 将n个无空翻的书法气度分别转换为T触发器 然后按下式进行连接：计数脉冲CP直接最低为触发器的时钟输入端，即可实现n位的异步二进制计数器。下降沿： CPi = Qi-1 , C=Qn-1上升沿： 按下式进行连接，即可实现n位的异步二进制减法计数器。 下降沿： 上升沿： CPi = Qi-1 , C = Qn-1例5-6-1 用上升沿D触发器构成一个二位异步减法计数器。解： 选用 2级D触发器，将它转换为T触发器。转换方法： T 触发器的特

3、性方程为： D触发器的特性方程为：比较两式可得到：因此，将D触发器的输入端Di连接到输出端极转换为T 触发器。计数脉冲CP只接最低位时钟输入端， 按照连接规律，第二级触发器的时钟接Q0 即可。如图5-6-1所示。2移位寄存器的设计 按移存规律连接，即前一级的输出为下一级的输入。 使用D触发器 激励方程为：DiQi-1，DOD (D为串行输入) 使用JK触发器激励方程为： ( D为串行输入 ) 在实际设计电路时，设计要求千差万别，下面我们介绍时序逻辑电路的一般设计方法。 5.6.2时序逻辑电路的一般设计方法 时序逻辑电路的设计方法，一般可按如下步骤进行。 功能描述。对给出的逻辑设计问题，进行逻辑

4、抽象，确定输入变量、输出变量和状态数。 设定电路状态。对输入、输出和电路状态进行定义，并对电路状态顺序编号，按照设计要求画出状态转换图或状态转换表。 状态化简。消除多余状态，使电路的状态数目减少，得到最简的状态转换图或状态转换表。 状态编码。时序逻辑电路的状态是用触发器状态的不同组合来表示的，所以首先确定触发器数目；其次给电路的每一状态规定与之相对应的触发器状态组合。 选定触发器类型，求激励函数和输出函数。不同类型触发器的特性方程不同，激励函数和输出函数也不同。 画出逻辑电路图。 检验逻辑功能和自启动特性。根据设计出的逻辑电路图再反过来分析它的逻辑功能 和自启动特性，看是否满足原设计要求，若不

5、满足，则要重新修改设计。 实际设计时，因设计要求千差万别，所以不必拘泥上述步骤，可以略去或颠倒其中的某些步骤。比如，有的设计问题是以状态表的形式给出的，则就不必对设计问题进行逻辑抽象和设定电路状态。异步时序逻辑电路中的触发器不是同时动作的，因此在设计异步时序逻辑电路时除完成 上述步骤外，还要为每个触发器选定合适的时钟信号。 对于用中规模集成电路设计，第步以后就不完全适用了。中规模集成电路已经具备了 一定的逻辑功能，希望设计结果与命题要求的逻辑功能之间有明显的对应关系，以便于修改设计。用中规模集成电路设计时序逻辑电路将在563、564小节具体讲解。 下面我们通过两个例子，介绍时序逻辑电路的一般设

6、计方法。 例562利用上升沿触发的D触发器和逻辑门设计一个串行数据个“1111”检测器，当连续输入信号为4个或4个以上“1”时输出为“1”其他输人情况下输出为“0”。 解： 功能描述 设输入信号为X(输入变量)，检测结果为Z(输出变量)。要求所设计电路能实现题目要求。 设定电路状态，画出状态转换图及状态转换表 设电路在没有输入“l”以前的状态为So； 输入一个“1”以后的状态为S1； 连续输入两个“1”以后的状态为S2； 连续输入三个“l”以后的状态为S3； 连续输入四个“l”或四个以上“1”以后的状态为S4。 Sn为电路的现态，Sn+1为电路的次态。 根据题意，假定当前状态为S2，即连续输入

7、两个“1”，当输入信号X0时，电路转移到没有输入“l”的状态S。，输出Z0；当输入信号Xl时，电路转移到连续输入三个“1”的状态S3，输出Z0。同理，直接列出电路的状态转换表如表56l所示。由状态转换表画出状态转换图如图562所示。 状态化简 前面设定的5个状态，没有考虑是否存在互相重复的多余状态。观察表56l发现S3、S4 在相同的输入条件下其次态都相同，而且输出也相同。当X=0u 时，S3、S4的次态均为So，输出均为“0”；当X1时，S3、S4的次态均为“1”，输出均为“l”。一般称S3和S4这两个状态为等状态，可以合并为一个状态。现将表中S4都用S3代替，简化后的状态转换表和状态图分别

8、如表5-6-1和图5-6-3 状态编码 So、Sl、S2和S3代表了电路中各触发器状态的四种组合。为了对状态进行编码，首先需要确定所需触发器的个数(级数)n。由于n个触发器可以有2n个组合状态，因此如果需要的组合状态数为N， n与N之间应满足下列关系式： 2n-1N2n( n为所需触发器的个数) 本例中N4，满足上述关系式的n值为2，所以需要两个触发器。令两个触发器状态 QoQ1的00、01、11、10分别代表So、Sl、S2和S3。 以上过程称为状态编码。状态编码后，将So00、Sl01、S211和S310代入表5-6-2 得到表5-6-3。 求激励函数和输出函数按表5-6-3，将、Z分别填

9、入卡诺图，如图5-6-4(a)、(b)、(c)所示。对卡诺图化简得 ： 输出函数 zXQo Q1 由于D触发器的，所以得触发器的激励函数为： Do = 画逻辑电路图由激励函数和输出函数可以直接画出逻辑电路如图5-6-5所示。 检验逻辑功能和自启动特性 本例中，两个触发器状态QOQl的四种状态组合均为有效状态，即没有无效状态，所以电路不存在不能自启动的问题。 例5-6-3 试用CC4095型边沿JK触发器设计一个可自启动的六进制同步计数器，要求计数器所输出的六进制代码具有相邻性(任何两c组相邻码之间只有一位码不同)，而且要求代码中不包含全“0”和全“l”码组。无进位输出端。 解功能描述 可自启动

10、的N6的同步计数器，输出代码具有相邻性，且不包括全“0”和全“l”码。 计数脉冲同步驱动各触发器的CP端，各Q端为输出端。 设定电路状态，画出状态转换图 计数器需循环输出六组代码，即要有6个状态So S5，分别代表计数值05。因为六进制计数器必须用6个不同的状态表示已经输入的脉冲数，所以状态转换图已不能再化简，状态转换图如图5-6-6所示。 状态编码将N6代入2n-1N2n，解得n3。该计数器应有三级触发器构成，其状态编码也应为三位本题中要求计数器所输出的六进制代码具有相邻性，而且要求代码中不包含“000”和“111”码。因为卡诺图中相邻的方格所对应的代码也是相邻的，所以除去“000”和“11

11、1”格外，将其他六格按几何位置相邻，顺序排入SoS5，如图5-6-7(a)箭头所示，这样S。一Ss所对应的代码必然相邻。三位编码将由3个触发器的输出Q2Q1QO实现，编码后的状态如图5-6-7(b)所示。 求激励函数按编码后的状态图，将次态分别填入卡诺图，如现态Q2Q1QO001，其次态，因此在3个卡诺图的Q2Q1QO001方格内，分别填入0、1、l。再将011作为现态，在Q2Q1QO011的3个方格内，分别填入0、l、0。顺序得次态的卡诺图如图568所示。求激励函数，对卡诺图化简得： 题目要求选用JK触发器，将上式变换成JK触发器特性方程的标准形式，即 然后就可以找出激励函数：与JK触发器特

12、性方程的标准形式对照得: 同理： 检验自启动特性 上一步用卡诺图化简的过程中，如果把表示任意项的“”包括在圈内，等于把“”取作“l”；如果把表示任意项的“”画在圈外，等于把“”取作“0”。这样无形中已经为无效状态指定了次 态。如果这个指定次态属于有效循环中的状态，那么电路是能自启动的。反之，如果它是无效状态，那么电路将不能自启动。由图5-6-8中可以看出电路进入偏离状态“000”时，因3个卡诺图中“000”方格均被圈入， 故次态应为“111”。若现态为“111”时，因“lll”方格均未圈入，次态应为“000”，显然这两个偏离状态自成循环而不能自启动，状态图如图5-6-10(a)所示。 为了能自

13、启动，应修改原设计，将无效状态的次态改为某个有效状态。如图5610(a)中 虚线所示，次态为011。卡诺图变为图5-6-8(a)中的实线圈，即把“000”格的“”由“l”改成“0”，这样若进入“000”时，其次态变为“011”，从而实现自启动。与步骤的方法一样，得修改后的，其他不变。状态图如图5-6-10(b)所示。 逻辑电路图，如图5-6-11所示 检验逻辑功能 读者在习题59中已经分析了图5-6-ll的功能，它可以满足设计要求。 如果在第步将“000”状态的次态转为“011”以外的5个有效状态中的任何一个，得到的电路也应能自启动；将“111”状态的次态转为6个有效状态中的任何一个，得到的电

14、路同样也能自启动。怎样实现，视得到的电路是否最简单而定。 在无效状态不止一个的情况下，为保证电路能自启动，必须使每个无效状态都能直接或间接地转为某一有效状态。例5-6-4 设计一个能自启动的3位环形计数器，要求它的有效循环状态为：100 001 010 100解： 由题目看出状态编码为三位，该计数器应有三级触发器构成，并满足移存规律。编码后的状态如图5-6-12所示。按编码后的状态图；将次态分别填入卡诺图，得、 的卡诺图如图5-6-13所示。 求激励函数，对卡诺图化简得 ：= Q2 =Q0 =Q1由卡诺图分析中 “011”、“101”、“110”、“111”的次态，为无效状态。实线连接的状态图

15、如图5-6-14。是不能自启动的。为了能自启动，即通过修改每个无效状态中的次态，使它们的次态进入有效循环。如果按图5614中的虚线连接方式修改状态图，则电路能够自启动。修改后的卡诺图如图5615所示。 若用D触发器组成这个计数器，即激励方程为： 据此画出逻辑电路图，如图5-6-16所示，可以满足设计要求。 数字技术随着现代科学技术的迅猛发展在不断地更新，新器件、新应用层出不穷，打破了早期利用小规模集成电路进行数字设计的模式，而转向利用中、大规模集成电路进行设计。下面介绍用常用中规模集成电路实现计数器和任意进制计数器的设计 前面介绍的计数器芯片74LSl60、74LSl61、74LS290、74

16、LS293等主要为二进制和十进制数器。将现有的组成电路计数器经过外电路的不同连接可以实现任意进制的计数器。假定有的是N进制计数器，需要得到的是M进制的计数器。 1MN的情况 设计思想：在M进制计数器的顺序计数过程中，若设法跳过NM个状态，就可以得到进制计数器。完成跳跃的方法常用的有三种，下面以741S161为例进行介绍。 (1)反馈预置(置零)型 当计数器从0递加到最大值M一1时，使0，CP触发后，送入预置数据D3D2D1D00000，强迫计数器从M一l状态直接返回到0，使它又从0开始计数，从而跳过M及M以上状态。 例5-6-5利用74LSl61设计一反馈预置(置0)型十一进制计数器。画出逻辑

17、电路图，检验自启动特性。 解 首先令数据输入端D3D2D1Do0000。 求Ml对应的二进制数，令其等于Q3Q2QlQo = M 11 ，M-1=10(1010)2，其中Q3、Ql为 “1”。 将上式中为“l”的Q端分别送人与非门的输入端，与非门的输出端接端，反馈逻辑 。 画连接图、完整的状态图、查自启动。其逻辑电路图如图5-6-17所示。完整的状态图如图5-6-18所示。 由状态图可以看出，该十一进制计数器的有效状态为00001010，每次循环计数都跳过高值代码10111111共5个状态，可自启动。由上述分析可知，反馈预置(置0)型M进制计数器，总是去掉N组二进制码中的高值代码。 (2)反馈

18、预置(置非零)型 其设计思想和方法与上述基本相同，但预置数据不是0，而是计数状态的最小值，这样就可以去掉二进制码中的高、低值代码，只保留中间的代码。 例5-6-6利用74LSl61设计一余3BCD码十进制计数器。画出逻辑电路图，检验自启动特性。 (3)进位预置型 设计思想：当计数器计到N时，COl，经反相；使0 ,CP触发后，送入预置数据 D3D2DlDO(NM)2，强迫计数器从(NM)2开始计数。从而跳过小于16一M的状态。 例567利用74LSl61设计一进位预置型十一进制计数器。画出逻辑电路图，检验 自启动特性。解 5.6.4 序列信号发生器的设计 1计数型序列信号发生器 设计思想：为了

19、产生序列信号，只需在数据选择器的数据输入端按所需的信号序列依次接入，然后用M(序列信号长度)进制计数器的输出，作为数据选择器的选择信号，就可得到所需的序列信号。 例5-6-9用计数器74LSl61和数据选择器74LSl51设计产生序列信号为“10110”的序列信号发生器。 解 由于序列信号的长度为5，所以首先设计五进制计数器。其输出状态为000，001，010，011，100。而523，所以选用八选一数据选择器,数据选择信号A2AlAoQ2QlQO，数据输入端IoI1I2I3I410110，其逻辑电路图如图5-6-25所示。 2移存型序列信号发生器 设计思想：根据移位寄存器的特点。中间各级只能

20、移位，所以关键是求出第一级驱动函数来实现设计要求。 例5610用移位寄存器74LSl94设计产生序列信号为“10110”的序列信号发生器。解：由于序列信号的长度M为5，故该电路至少有五个状态，将M5代入2n-1M2n，得n3，左起头3位“101”作为初态，五个状态依次为“101”、“011”、“110”、“101”、“010”，其状态图如图5-6-26所示。但这五组编码中“101”出现两次，所以取n4。状态图如图5-6-27所示。 选用右移的工作方式，DsR作为输入端，Q3作为输出端，由图5-6-27填状态转换表如表5-6-4所示。填入卡诺图如图5-6-28所示，化简得:进而得逻辑电路图如图5

21、-6-29所示。 例5611用移位寄存器74LSl95和逻辑门设计产生序列信号为“1111001000”脉冲序列的序列信号发生器，要求自启动。解: 略小结 1时序逻辑电路的特点及描述方法 时序逻辑电路通常包括组合电路和记忆电路两部分，记忆电路是必不可少的；电路的输出不仅决定于当时的输入，而且与过去的输入有关，有记忆能力。 描述时序逻辑电路的方法有逻辑函数、状态转换表、状态转换图及时序波形图。 2时序逻辑电路的分析方法 时序逻辑电路分析的关键是求出状态方程，将激励函数代入特性方程，即可得到状态方程。由状态方程和输出函数可做出状态表、状态图、波形图，并从中判定其逻辑功能。 中规模器件组成的时序逻辑电路，其分析的关键是弄清中规模器件的逻辑功能。 3常用的时序逻辑电路 本章主要围绕中规模时序电路的几种芯片，介绍常用的时序逻辑电路，包括寄存器、移位寄存器、计数器和序列信号发生器等。 4同步时序逻辑电路的设计方法 首先，由给定的任务画出原始状态图。进行状态化简，得到状态编码，求出其最简状态表。接着由状态表同画出卡诺图，求出激励函数，设计出逻辑电路图。 中规模器件设计时序逻辑电路，其关键是清楚中规模器件的逻辑功能，巧妙利用其功能控制端。