《数控分频verilog.doc》由会员分享，可在线阅读，更多相关《数控分频verilog.doc（4页珍藏版）》请在三一文库上搜索。
1、EDA 实验报告数控分频器实验目的1. 掌握数控分频器的工作原理并能够用 virlog 语言编写代码，熟悉 EDA6000 实验箱的 使用方法。2. 进一步熟悉 quartusII 建立程序编译、仿真及下载的操作流程并学会数控分频器的 Verilog 硬件设计实验步骤1. 新建 Verilog 工程，编写代码并保存至与模块名对应的文件夹。注意：项目应存为系 统盘以外的盘内，路径中不含中文字符。2. 编译程序，编译无误后，在【tools 】里面选择 RTL 视，观察电路结构。3. 新建波形文件进行仿真。保存时要和源程序存放在同一目录下。设置好输入波形参数 后，开始仿真。在仿真后输入输出波形中观察
2、逻辑关系是否正确。4. 将实验箱和 PC 合理连接起来。打开 EDA6000 软件，设置好芯片类型为 ACEX1K (EP1K30TC14 4-3)，载入模式 9.5. 根据EDA 6 0 0 0界面内管脚对应芯片的实际管脚在QUARTUSII里面设定管脚号并检查无误。6. 将程序下载至FPGA内，并在EDA6 0 0 0软件界面内进行验证测试。程序代码 1/ 偶数分频占空比 50%，奇数分频没做要求 /module divider(clk,data,fout); input clk;input7:0data;output fout;/数控分频器/时钟输入/预置数控分频数(对应的十进制数 )/
3、分频输出reg 7:0m;reg cout1;always (posedge clk) beginif(m=data-1)begin m=0;cout1=cout1;end else m=m+1;if(m=(data-1)/2)begin cout1=cout1;end else begin cout1=cout1;endendassign fout=cout1; endmodule程序代码2/ 奇数分频占空比50%/ /module divider1(clk,data,fout,cout1,cout2);/ 数控分频器in put clk;/时钟输入in put7:0data;/ 预置分频数
4、output fout,cout1,cout2;/ 分频输出reg 7:0m, n;reg cout1,cout2;wire fout;assig n fout=cout1|cout2;always (posedge clk)beginif(m=data-1)begi n m=0;cout1=cout1;e nd else m=m+1;if(m=(data-1)/2)begi n cout1=cout1;e ndelse begi n cout1=cout1;e ndendalways (n egedge clk)beginif(n=data-1)begi n n=0;cout2=cout2;
5、e ndelse n=n+1;if(n=(data-1)/2)beg in cout2=cout2;e ndelse begi n cout2=cout2;e ndend endmodule编译结果1會 Snukliin Report - Simulnn .Maslw Tn E:nt hlfrat-10t2jns 诚编译结果21 s(卢谚増糾筋卜審临质訓軟越W 2 0| CcwipiAlim Rtpaj - FlwSunnis 遍盘 Srnulilnf Tocl| 越 Simulalfon Report SimdationinrulMcnY/avrfo-nSinultiiai iod： Tuk
6、ilxc.1725 ns z1-.71k-.6JLI-51A吹;-.4kl-.31kl-21h.1111l*-9L. oko:fontk)PS30.0 isnlfiO D u m D1320 0 X 40Q Q M 堆Q ：肚硏Q na EV) ： IU T20 0 ns W.O m S3Q.Q1 1 1 1 1 1 1)5；：72?JU1 1ra* 1H111 1-L Jl1 1IIISIIk:1 111II|1 12 2 !1II1I|1II a ii iii a i i ii111II1111III il1 I II IIaii a iII1111IIjii1Jiiiiti u iIiii i i1I111llIII11il111i iin ii i1IiI1 RliaaiiiiiiiiiiIiaaRiiiiir iiHiHiiiiBiiJiaiidaaii uiiiiiiii iid iiiiII iliiIili i a ii i a i i o