《verilog语言编写8位全加器.doc》由会员分享，可在线阅读，更多相关《verilog语言编写8位全加器.doc（7页珍藏版）》请在三一文库上搜索。
1、8位全加器实验目得用ver i log语言编写一个8位全加器，并在mod e 1 sim软件上进行仿真、二、代码1、源代码：module add8 (sum, c ou t , ini, in2, cin);input 7:0 ini, in2;input c in;o u tput 7:0 sum;ou t p u t cout;as s i g n (cout, sum =inl+in2+c i n ;e ndm o dule2、激励:time s cale 1n s/lOOp smodule add 8_tb;r eg7 :0 A, B ;reg CIN;wire 7:0 SUM;wir
2、e COUT;add8 u 1 (、s um (SUM), co u t (COU T),.in I ，o i n2 ,.cin (CIN)）；initia 1be g i nA二 8 dO;B=8dO;ClN= I , bO;#10 A二 8 d2 0 ;B二 8 d 1 29;C I N=lz bl;#10 A二8 d27;B = 8 d 1 9 ;CIN=1 bO;#10 A 二 8 d 157;B=8,d29;CIN=r bO;#10 A 二 8d37;B 二 8 d68;CIN=r b 0 :# I 0 A二 8 dll; B二8d6 9 ;CIN=1 bO;#10 A二8 d54;
3、B二8 d67;CIN=l, b I ;# 1 0A=8 d211;B= 8 d 0 ; C I N = lb0;#10 A 二 8d87;B 二 8d4 3 ; CIN 二 1 bl;#10 A二8 d2 3 ;B二8d I 71; ClN=lbO;#10 A二8 dl2;B二8 dl2;CIN二1 bl;#1 0A二8 d 112; B=8,dl 1 5 ；CIN二1 bO;enden d m o dule三、实验过程1、上机过程心3陀-3( e&aiap? 2$1匚肝时0卩*； 柑 XJ實1ST巧 e WiOVJL 31 9 aTM IE 巧PNII空I. g 7 祝口 血=wa zo
4、矶：n 的：nr nrnWlZkMWk *F*f* 勿* c-rxbdxr *utfrW3uiroi%iln Q.aMr ”zpu=cf9ArfM5, tr*B-*9TUZtQCTKTU:Pti 1ex|(XIO)T- m?31Tl(YJITOXQ Z(二 AO3) 12n (wnsiumc- TO 8內匕 iJZlOO 3 f闪ns (o：l) z :UZD * 竽P【ou6x rqa8PPF 9:npon CdOQT/CUT OTfrOSOOIH .I gA Z of Zp*ipom|po邸qs可A旷H冈X J*xirr|KW ； B H U g0i Igl |fegFGgSP | W .
5、W无孑 *X3X ! Hl“4 *A 躲3、波形说明波形图中，从上至下依次为:输入加数A、输入加数B、输入进位CIN、输出 进位COUT、输出与SUMo该程序实现得就是A+B+CIN=SUM+COUT、0+0 + 0 =0;20+1 2 9+1 = 150;2 7 +19+0二4 6;1 5 7 + 29+0 = 1 8 6;37+68+0=105;11+69+0二80;54+67+ 1 =12 2 ;21 1 +0+0=211;87+43+1= 1 3 1;2 3+171+0=194;12 + 12+1 二2 5 ;1 1 2 + 1 1 5 + 0 =2 2 7;四、实验过程中碰到得问题1
6、、对于mode 1 sim软件太陌生，在开始实验得时候，经常做完了上一步就忘 了下一步就是什么，而且对老师反复强调得很多问题也在手忙脚乱间给忽略了， 比如,实验一定要在计算机某一个盘里建立一个独立得文件夹，每次都就是实验 进行到这一步得时候才想起来还没有建这个文件夹，造成很多返工得情况。2、开始得时候，由于C语言得习惯，程序得注解全部就是用汉字写得，还有在 实验刚开始时，将独立文件夹建在桌面上，使得程序在运行过程中岀现了大量得 汉字，最终结果就就是程疗:莫名其妙得报错，还完全找不到错在哪里，不注重细节 导致浪费大量时间、四、实验心得本次试验带我进入了 ver i lo g得大门，虽然磕磕绊绊，但就是我发现我还 就是挺喜欢这样一个过程，我希望自己能认真努力，让自己得学习更进一步，让之 后得实验能顺利一点。