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1、CMOS元件使用注意事項及原理每一 MOS晶片中可能含有較 TTL/LS 更多的功能，且應用簡單，供電壓範圍為 3-15伏特之間，耗用功率極低。對 MOS/CMOS IC，應注意：(1) 輸入電壓絕不可超過 VDD 值，但對 4049及 4050為例外。(2) 如可能的話，避免應用慢速之上升及下降時間之輸入信號，此舉將使元件 耗用功率增大；上升時間大於 15us以上之輸入信號為最佳。(3) 所有未被應用之輸入接腳，必需將之連接於 VDD(+)或 VSS(GND)，否則將使元件 特性改變，且可能增大耗用電流。(4) 當元件尚未接入工作電壓時，絕不可將輸入信號接至該信號輸入 接腳上。CMOS原理C
2、MOS是較新的科技，在幾乎沒有電流需求下，藉由互補的 MOS 電晶體來實 現邏輯函數。這使得邏輯閘在使用電池為電源的裝置上極有用處。而工作電壓 可低到 3 伏特和高到 15伏特。VLSI(超大型積體電路 )，意思是將 1000以上的邏輯閘電路製作在同一顆晶片 上，VLSI 技術之所以能發展起來，全是拜 MOS電晶體的發明所賜，若沒有 MOS電晶體的出現就不會有 VLSI 也不會進而有 ULSI(極大型積體電路 )。 MOS(Metal-Oxide Semiconductor可):分為 pMOS、nMOS 與 CMOS，製程較為簡 單、電路密集度高、面憤小，不過速度較慢。 BiCMOS(Bipo
3、lar Complementary-MOS利): 用 BJT 的高驅動能力來當輸出級，因此具有 BJT 的快 速、 MOS的高密集度等優點，但製程相當複雜。 MOS製程可以分成以下三種： pMOS、nMOS和 CMOS。(一) pMOS在 MOS製程技術中是最簡單，所以被應用的最早。其是利用電洞 來導電，所以速度會變得較慢。(二) nMOS則是利用電子來做傳導的工作，因為電子的漂移速度約為電洞的二 至三倍，因此在相同的條件下， nMOS 製程的電路可以工作得比 pMOS 還 要來得快。(三) CMOS則是同時包含了 nMOS和 pMOS，因此製程技術變得較為複雜。通 常在 CMOS電路中成對的
4、包含 nMOS和 pMOS 電晶體，在穩態時只有一 組電晶體能夠導通，所以可以說沒有靜態功率 (static power消) 耗，為目前 最省功率的一種電路，正因如此成為現今流行的技術之一。MOS的特性與基礎(一) 加強型 MOS MOSFET其結構是金屬、氧化物、矽半導體層層重疊而得 。其中氧化物 (SiO2) 是作為絕緣體之用，金屬主要是用來傳遞訊號，矽半導體則構成電晶體的 主要部份。矽半導體可分成 n型與 p型，MOS也因此分成 nMOS與 pMOS。 以下將簡單介紹這兩極 MOS 的結構特性與操作模式。(1)nMOS圖 1.1是基本結構圖。源極與汲極透過金屬與 n 型半導體區域相接，但
5、閘 極與通道之間有一薄的絕緣體 (SiO2)阻隔。在 MOS 製作完成之後通道是不 存在的，而它的存在與否視閘電壓 (VGS)的大小而定。基體 (SS)通常是電 路與電路的最低電壓相接。在 VDS>0 時，若 VGS>0，使得閘極與汲極 相對於源極為正電位，閘極之正電位將使得 p 型基體的電洞沿著 SiO2邊 緣離開此區域，造成電子往這一區域靠攏而累積。當 VGS 繼續增加，電 子集結的區域慢慢擴大，靠近 SiO2表面的電子濃度持續增加直到最後汲 極電流(ID)能明顯增加時，通道於是建立起來，這時 VGS 的電壓稱為臨界 電壓(Vth)。隨著 VGS 增加超過臨界電壓，感應通道自由
6、載子的密度將增加，汲極電 流也增加。當我們將 VGS固定， VDS 持續增加時，汲極電流將會持續增 加而保持定值，稱為飽和 (Saturation。) 若 VDS 再持續增加將會導致崩潰 (Break down情) 況發生。在 VGS>Vth 的條件下，當 VDS=VGS-Vth時，MOS 剛好達到飽和狀態的條件，若 VDS>VGS-Vth，MOS 就進入飽和區工作。 如果 VDS<VGS-Vth，那麼 MOS 便在線性區工作。反過來說，若 VGS< Vth，MOS就工作在截止區，此時通道截止且無電流通過，可視為開關在 開路的狀態。總而言之，在 VGS<Vth時，
7、 MOS不導通，因此汲極電流 ID 為 0mA。在 VGS>Vth 時，MOS開始導通，汲極電流與閘源極電壓的關係式可以表示 成:ID=(CoxW)/2L*(VGS-Vth)2 ，當 MOS飽和時 (VDS>VGS-Vth) ID=(CoxW)/2L*(2(VGS-Vth)VDS-V2DS)，當 MOS 在線性區時 (VDS<VGS-Vth) 從上式我們了解當 W> L 所能流過的電流愈大，使你設計的電路速度變 快，當然面積也會稍微大。通常一開始著手你的設計時會先採用最小的尺 寸來設計，再根據速度的要求來調整 MOS的長寬 (L/W)比值。在數位積體 電路中一般的 MO
8、S 只在截止區和飽和區兩區域切換工作，因此，在學習 設計 CMOS積體電路時都習慣將 MOS 當成開關來使用。(2)pMOS圖 l.2 是 pMOS 的基本結構圖。它與 nMOS剛好相反，也就是 pMOS是架 構在 n 型基體上面，通道由帶正電的電洞累積而成，因此 pMOS的速度會 來得比 nMOS還慢。所以在設計上為求得上升時間 (rise time)和下降時間 (fall time)能夠相近，我們會將 pMOS的寬設計得比 nMOS還寬。 pMOS端 點的命名仍然與 nMOS相同，但所有電壓極性與電流方向是與 nMOS 相 反。不過關係式子仍然可用，只是此時的 Vth 是 P 型電晶體的臨
9、界電壓。 當 VGS<Vth 時，電晶體才開始導通，下式才成立。nMOS的電流電壓曲線如圖 1.3 所示。其中虛線部份是 VDS=VGS-Vth的 曲線，也是區分線性區與飽和區的分界線。(二) 互補式 MOS(CMOS)簡單來說 ，CMOS 電路就是在同一基體上建立 pMOS 和 nMOS 來達成一個 邏輯電路。而且由 nMOS 組成的電路在相同的輸入值情況下會得到互補的 結果，這種結構稱為互補式 MOS。它具有相當高的輸入阻抗，很快的切 換速度，低功率消耗。ID=(CoxW)/2L*(VGS-Vth)2 ，當 MOS飽和時 (VDS>VGS-Vth) ID=(CoxW)/2L*(
10、2(VGS-Vth)VDS-V2DS)，當 MOS 在線性區時 (VDS<VGS-Vth)圖 1.4是一 CMOS反相器的結構圖，而且是採用 P-well技術。在 n 型基體 上建立了一個 pMOS，並且挖一個區域摻入 p 型雜質而成為另一個 p 型基 體，便稱為 P-well。在這 P-well 裏便建立了另一個電晶體 nMOS。 反相器的電路圖如圖 1.5所示，由 pMOS和 nMOS串連而成，這兩個 MOS 的閘極接在一起形成輸入端，汲極接在一起形成輸出端，而它們的源極各 自接到 VDD 和 VSS。(三) Body EffectBody Effect是指源極與基體之間的電壓 VS
11、B不為零而對臨界電壓所形成 的影響。Vth=Vth(0)+ (VSB)1/2Vth=Vth(0) - (VSB)1/2其中 Vth(0)是 VSB=0 時的臨界電壓，是常數，取決於基體的摻雜濃度。 通常值介於 0.4到 1.2之間。式子中的負號表是用於 pMOS，nMOS為正。 當臨界電壓因效應而增加時會導致導通電流減少而使得電路速度變慢。(四) Latch-UpLatch-up是 CMOS存在一種寄生電路的現象，它會導致將 VDD 和 VSS 短 路，使得晶片損毀，或者停擺。這種效應是早期 CMOS 技術不能被接受 的重要原因之一。在製程更新和充分瞭解電路設計技巧之後，這種效應已 經可以被控
12、制了。在現在大部份的製程中設計者並不需要太擔心 latch-up的問題，只要設計 時使用充分的基體接點。最容易發生 latch-up的地方是在 I/O pad 中，因為 那裡會有大量的電流流過。通常 I/O pad都有專門的人在設計，因此我們 只要使用別人提供出來的電路結構就可以了。(五) 臨界電壓臨界電壓 Vth 是決定 MOS 電晶體能否導通的一個界限值。對於 nMOS而 言，如果 VGS>Vth，那麼這 MOS 才有導通的機會，汲極和源極之間才會 有電流的流通。否則 MOS 關閉通道無法形成，汲極和源極之間不會有電 流的流通。臨界電壓與下列有關：1. 閘極材料。2. 閘極絕緣層材料。3. 閘極絕緣層厚度。4. 通道摻雜濃度。5. 源極與基體的電壓差 (Vsb)。