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1、Actel FPGA吉构简介这篇关于 Actel 不同种类设备系列的综述涵盖了在充足细节上的主要结构特征，以确保 读者相当熟悉 Actel 的设备，从而能从本节其余部分获取尽量多的应用笔记。关于每个产品 功能的细节同样可以用在个别设备的产品说明上。FPGA 结构要求数字化系统设计正在变得越来越难。 系统要求不断增加的复杂性和性能， 但是上市时间 的紧迫性依旧限制发展周期。 系统花费也是一个重要的限制， 因此必须要找到一个满足严格 财政指标的解决办法。 这些相互矛盾的需求要求 （我们） 找到一个最优化的数字逻辑设计解 决办法， 以同时满足容量、 性能、 和上市时间的要求。 一个最优化的结构必须能
2、平衡全部相 互矛盾的要求。 Actel 的结构通过提供容量、性能、耗费和使用舒适度之间的合适平衡来满 足了这些全部要求， 这期间使用了一个在最优逻辑单元、 丰富又相互联系的资源、 有效的硅 使用量和强力的软件设计工具这四者之间的革新组合。Actel 设备结构一个Actel FPGA的基础结构与一个传统的门阵列的是非常相似的。这个设备的核心是由被用于执行被需求的逻辑门和存储元素的简单逻辑单元组成。 这些逻辑单元与大量分割的路 由磁道相互联系。 与门阵列不同， 片段长度是被预先定义和能与低阻抗交换元素联系来建立 相互联系信号所要求的准确路由长度。周围的逻辑核心是；连着设备的I/O 衰减器。这个接口
3、是由负责传输和相互连接从设备核心发到 FPGA输出衰减器间的信号的I/O模块组成。一 个一般的 Actel FPGA 的一个模型图表如图 1 所示。Actel FPGA结构的主要元素是I/O单元，相互联系的资源，定时资源和逻辑单元。每个 Actei FPGA系列都有一个稍稍不同的资源组合，但都是在不同耗费、性能、密集要求之间的 优化。列表1显示每种Actel FPGA系列的能力。每种能力都在列表 1下面的章节里面被精确 解释。逻辑模块描述最优的逻辑模块应该为用户提供性能， 效率，和要求执行申请的设计舒适度的正确组合。 如果逻辑模块提供了性能而没有提供效率， 那设计的花费和容量要求也许就不能达到
4、。 同样 地，如果在性能消耗和使用舒服度的基础上花费和容量要求达到了，那么设备可能就不能使用。最优逻辑模块必须能严格平衡这些交易，以确保能达到设计者的一些冲突的目标。简单逻辑模块最初的Actel逻辑模块就是用于 ACT1系列上的简单逻辑模块，如图2所示。它是以多路复用器伟基础的逻辑模块。通过联系从路由磁道到数据输入的信号来执行逻辑功能， 逻辑功能也能选择多路复用器的线路。如果需要的话，些信号总是在路由轨道上可用。很多很多有用的逻辑功能都能通过这个模块来执行。 有效率的，但是随机的和有次序的逻辑功能也都是有效的。 的组合来组合要满足运用各种各样逻辑功能的逻辑容量。图并且 输入也能放在逻辑1或0上
5、，即使这大家都知道，多路复用技术是非常这些可选项为设计者提供了极好3显示的是用 Actel简单逻辑模 以及块来执行逻辑功能的例子。注意了，门闩线路能在一个简单的逻辑模块的每点被执行， 寄存器每点需要两个逻辑模块。ACT1逻辑单元在一个有组合有次序的逻辑的范围内事极其灵活的。I/O Modules: I/O 模块Logic Modules :逻辑模块High Drive Clock Buffer :高一驱动器时钟缓冲器Channe Oriented Segmented Routing Tracks:渠道一东方的的段发送跟踪列表1: Actel FPGA系列的主要结构特色总括CapabilityA
6、CT1ACT2120OXLS200DXACT 3Core ModuleSimae Logic ModuleCombinatorial and Sequential ModulesMbinatOfial andSequential ModulesCombinatorial andEnhanced SequentialModulesWide Decode ModulesErbedded Dual-PoSRAMnterconnectChanneledChanneledChame edChanneledClocking FtesouroesRoJec Clock (1iRoded Clocks (2)
7、Pouted Clocks Routed C ocks ；2)Qjad Clocks i4iDedicated Array QocKDedical 丽 Ifl ClockI/O ModuleSimoePOr/oduileLa:chsd LC ModuleLatcned I/O ModJleRegts 團 ed LO Module图3: ACT1简单逻辑模块执行逻辑功能举例NDAB cG组合逻辑模块第二代ACT2系列就是在简单逻辑模块上做一些改进。用两个不同的逻辑模块替换简单逻辑模块，一个是用来执行组合逻辑（被称为组合逻辑模块），另一个是用来执行存储元素（被称为序列逻辑模块）。在图4的简图里显示
8、的组合逻辑模块与简单逻辑模块相似，但是一个额外的逻辑门被放在了第一级多路复用器上。这个增添的逻辑门改进了一些组合功能的执行力。（一些五个输入口的逻辑门现在也能完成这个功能。）还有，在简单逻辑模块上的第一级多路复用器线路与组合逻辑模块相连。在简单逻辑模块中，分离的多路复用器选择线路是被用来有有效地执行门闩线路和寄存器。组合逻辑模块里是没有这个要求的，因为增加了序列逻辑模块。图5举了一个组合逻辑单元执行逻辑功能的例子图4:组合逻辑模块DOODO1VD1 OD1 1S1SOOUTUp to B-input funotion图5 :组合逻辑模块执行逻辑功能举例序列逻辑模块在图6的简图上显示的序列逻辑模
9、块在逻辑单元的输出上有一个专门存储部分的组合逻辑模块。这个存储部分既是一个寄存器也是一个门闩。（它也能被绕过，因此逻辑模块也能被用作组合逻辑模块。）时钟输入也能被选择为活跃的高电位或者为活跃的低电位。其中一 个逻辑门在组合逻辑系列正在丢失，这是它稍稍与组合逻辑模块的不同。这个逻辑门的排除允许了与组合逻辑部分相分享的信号重置，以达到在没有增加所要求的模块输入的数量的情况下使存储部分可用。如果存储部分被绕过了， 重置的信号就能用来执行所要求的组合模块 输入动作。总之，序列单元和组合单元是交叉存取的，这样就导致了一个逻辑模块的对半组合。这就决定了在各种各样设计和结果间的最佳设计，得到了极好的利用。图
10、6:序列逻辑模块OUTUp to 7-input function plus D-type flip-flop with clear宽解码逻辑模块3200DX系列的每一个产品都有大量的优化执行宽带输入相连逻辑功能的特殊逻辑单元，以操作输出缓冲。宽解码逻辑模块由一个带有可选择输入功能七输入端的与门组成。这个模块的输出绕过正常的路由网络和直接联系一个特定的输出缓冲器。这个特色最低的减少了从木块输出到设备缓冲的延迟和这特色能完美地执行与典型可编程逻辑电路设备执行的宽解 码功能一样的功能。宽解码逻辑模块输出也适用于核心逻辑模块，因此它也钠泵用来其他逻辑功能到设备的连接。 如要了解宽解码逻辑模块的更多细
11、节，请看Series FPGA这本书。在这参考资料手册里能查询数据表和3200DX宽解码逻辑模块应用笔记。嵌双端口静态存储器3200DX系列的一些产品包含高速双端口静态存储器的专一模块。这个静态存储器模块被安排在256点模块上，能配置成 32X8或64X4.静态存储器模块能发展形成更深更宽的记 忆模块。这种静态存储器是能分开执行读写地址的两端静态存储器，一个是独立数据输入端（用于写地址），另一个是独立数据输出端（用于的读地址）。读和写能被独立的时钟阅读 和写端控制，以减轻使用静态存储器的定时要求。这个双端结构能极好地执行先入先出发， 拥挤缓冲和为了状况控制或不变数据的内部寄存器存储。3200D
12、X设备有从8位静态存储器模块（应用于 A3200DX上）到16位静态存储器模块 （应用于A32400DX上）。如要了解更多 关于双端静态存储器结构和功能的细节，请看Series FPGAS这本书。在这参考资料手册里能查询数据表和 3200DX双端随机存取存储器的应用笔记。增强型序列逻辑模块用于ACT3系列的增强型序列逻辑模块是在序列逻辑模块有一个细微的改良，如图7中的简图所示。序列部分的寄存器上的重置输入没有组合逻辑功能，因此全部的组合逻辑是由寄存器前面的组合逻辑模块来完成。这样使得在存储部分前的全部简单模块有组合逻辑功能， 通过图表或合成的输入简化了设计，并且，这也促进了宽带输入功能的高速改
13、进。图7:增强型序列逻辑模块简图DOODO1D01D10D10D11D11S1SOOUTCLKCLRA1 Bl AO BO信道互连全部 Actel 产品都使用了信道互连结构来取得内部逻辑模块与设备 I/O 插脚间的联系。 在这个结构上， 水平轨道跨越了各种各样预定义分割长度的阵列的长度。 这使得大量大量的 路由资源工作起来，也确保了信号总是有它们需要的有效轨道长度。总之，当需要轨道时， 轨道能通过相互间的融合， 一起重新创造更长的轨道。 逻辑模块输出能跨越四个信道 （两个 在上，两个在下） ，也能与其他任何一个信道联系起来。这意味着大多数的信号只需要两次 融合就能让任何一个逻辑模块输入与任何一
14、个逻辑模块输出连接起来。在 Actel 设备里有了 足够的可用路由资源导致了位置和路径都是自动完场的， 无支配的路由是被要求的。 如要了 解 Actel 设备里的互连有效资源的更多知识，参考设备系列的产品说明。定时资源Actel 设备都有很灵活的定时。每个序列部分的定时输入能与信道内的定时互连连接起 来，也能优化定时资源。定时互连提供了最大程度上的灵活性， ，也允许可能的独立定时。 每个 Actel 设备也提供了在芯片上的专门定时资源， 以改进定时性能和简化序列信号的设计。 在大多数情况下，定时资源也能用作像重置、输出或选择信号一样的高驱动器全球信号。每个FPGA系列在执行定时功能的方式上都有
15、稍微不同。要了解关于每种定时资源的更多知识，参考相关的设备产品说明和应用知识。定时程序全部Actel FPGA系列都有一两个能提供高驱动器、低偏信号和用于驱动需要这些特征的 信号的特殊缓冲器。 这些定时程序用于每个路由的信道， 也用于每个逻辑模块。 这允许定时 程序信号能作用于序列和组合逻辑模块， 提供了带有比专门的定时稍微更低性能的最大程度 的灵活性。专用阵列定时ACT3 系列都有一个额外的定时资源，它有一个在核心阵列上被优化来驱动序列模块的 高速专用定时缓冲器。 在外部插脚或者内部型号都能驱动这个定时缓冲器。 这个专用阵列定 时被优化来驱动序列木块，也能从组合模块上驱动建立存储部分。专用
16、I/O 定时ACT3系列都有另一个定时资源，它有一个在I/O模块里被优化来驱动序列模块的高速专用定时缓冲器。这个专用 I/O 定时被优化来驱动 I/O 模块，也能在阵列中驱动存储部分。 如果通过一个共同的定时来驱动全部存储部分， 那么阵列定时与 I/O 定时能在外部连接起来。四分之一圆定时3200DX系列都有一个额外的定时资源，它有一个四个被称为扇形定时的特殊高驱动缓 冲器。每个缓冲器都提供跨越大概设备四分之一的一个高驱动信号（一个四分之一园）。这些缓冲器能用于快速局部定时（也很有可能用于预分频换挡器或计数器），宽楦混乱选择，或者使I/O可用。特别注意：虽然这些事四分之一圆导向的，然而仅仅一个
17、简单的四分之一 园定时都能作用于每个四分之一园。四分之一圆定时能内部部连接起来跨越设备的一半长。 总之，四分之一圆定时能从内部信号获得，同外部插脚一样。因此它们能被用作内部驱动高扇出网。参考3200DX四分之一圆定时应用知识。I/O模块描述每中Actel FPGA系列都有一个稍微不同的I/O模块。在ACT1系列里的简单I/O模块优化了低耗费，还有综合系列里面的门闩I/O模块提供了一个在速度与价格间的平衡。ACT3里的注册I/O模块在同步应用上为了高速度被优化。要了解关于每种I/O模块的更多知识，参考相关的设备产品说明书和应用知识。简单I/O模块用于ACT1系列的简单I/O模块（图8所示）是Ac
18、tel最初发展得I/O模块，也是与逻辑 阵列相连的一个简单I/O缓冲器。全部输入，输出和三门控制信号都能应用于阵列。输出是 相兼容的晶体管-晶体管逻辑（电路）和互补金属氧化物半导体，并且在电流晶体管-晶体管逻辑（电路）级别上电流时10mA。图&简单I/O模块门闩I/O模块门闩I/O模块（如图9的简图所示）用于综合系列和它比简单I/O模块稍微复杂。门闩I/O模块包含输入和输出门闩。这些门闩也能治愈应用或者与内部门闩联系起来创建输入或 输出寄存器。输出是相兼容的晶体管-晶体管逻辑（电路）和互补金属氧化物半导体，并且在电 流晶体管-晶体管逻辑（电路）级别上电流时10mA。图9:门闩I/O模块
19、0EGOUTDOUTYGIN注册I/O模块用于ACT3系列设备的注册I/O模块，优化了速度与同步系统设计的功能。它完成在输 入和输出线路上的全部注册 （正如图10的简图显示的那样）。数据能被储存在输出注册表上 （在轨道数据编辑程序的控制下，输出数据和信号都能有效），或如果OTB控制点被低约束，它能绕过注册。通过IOCLK全球信号。输出和输入注册表都能被清除或事先调整。注意：输 出注册表的输出能被选择就像输入对于阵列来说一样（Y信号上）。这也允许了正确建立一个状态机进入为了满足快速定时到输出要求的I/O模块。参考ACT3系列I/O模块相关应用知识。OEDO£DOUT图10:注册I/O模块总结这篇简介是为了让读者快速入门了解Actel FPGA系列产品的结构。读者现在可以通过各种各样的应用和产品说明书来继续探索 Actel 产品和应用。如果你有兴趣了解某一个设备的更多知识，请查阅相关的产品说明书。如果你有兴趣看 Actel设备的应用说明来解决你的某个设计疑问或相似的疑问，请查阅数据表应用系列目录上的列表。 如果你想看 Actel 设备在实际工作中执行功能的性能和容量的评估， 请通过应用系列上 的 ctel FPGAs 的性能和容量评估查阅信息。IOPCL