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1、Cortex-M 系列M0：Cortex-M0 是目前最小的ARM处理器，该处理器的芯片面积非常小，能耗极低，且编程所需的代码占用量很少，这就使得开发人员可以直接跳过16 位系统，以接近 8 位系统的成本开销获取32位系统的性能。 Cortex-M0处理器超低的门数开销，使得它可以用在仿真和数模混合设备中。M0+：以 Cortex-M0处理器为基础，保留了全部指令集和数据兼容性，同时进一步降低了能耗，提高了性能。 2 级流水线，性能效率可达1.08 DMIPS/MHz 。M1：第一个专为FPGA 中的实现设计的ARM 处理器。 Cortex-M1处理器面向所有主要FPGA 设备并包括对领先的F
2、PGA 综合工具的支持，允许设计者为每个项目选择最佳实现。M3：适用于具有较高确定性的实时应用，它经过专门开发，可使合作伙伴针对广泛的设备（包括微控制器、汽车车身系统、工业控制系统以及无线网络和传感器）开发高性能低成本平台。此处理器具有出色的计算性能以及对事件的优异系统响应能力，同时可应实际中对低动态和静态功率需求的挑战。M4：由 ARM 专门开发的最新嵌入式处理器，用以满足需要有效且易于使用的控制和信号处理功能混合的数字信号控制市场。M7：在 ARM Cortex-M处理器系列中，Cortex-M7的性能最为出色。它拥有六级超标量流水线、灵活的系统和存接口 （包括 AXI 和 AHB）、缓存
3、（ Cache）以及高度耦合存 （ TCM），为 MCU 提供出色的整数、浮点和 DSP 性能。互联： 64 位 AMBA4 AXI, AHB 外设端口(64MB 到 512MB)指令缓存： 0 到 64kB ，双路组相联，带有可选ECC数据缓存： 0 到 64kB ，四路组相联，带有可选ECC指令 TCM：0 到 16MB，带有可选ECC数据 TCM：0 到 16MB，带有可选ECCCortex-M 系列规格对比类别M0M3M4M7体系结构ARMv6M（诺依曼）ARMv6M（哈佛）ARMv6M（哈佛）ARMv7-M（哈佛）ISA 支持Thumb,Thumb-2Thumb,Thumb-2Thu
4、mb,Thumb-2Thumb,Thumb-2DSP扩展单周期 16/32 位 MAC单周期 16/32 位 MAC单周期双 16 位 MAC单周期双 16 位 MAC8/16 位 SIMD 运算8/16 位 SIMD 运算硬件除法（ 2-12周期）硬件除法（ 2-12 周期）浮点单元单精度浮点单元单和双精度浮点单元符合 IEEE 754与 IEEE 754兼容流水线3 级3 级3 级 +分支预测6 级超标量 +分支预测DMISP/MHz0.90.991.251.501.251.522.14/2.55/3.23中断NMI+1-32 物理中断NMI+ 1-240 物理中断NMI + 1240物理
5、中断NMI + 1240 物理中断中断优先级825682568256唤醒中断控制器最多 240 个最多 240 个最多 240 个存保护带有子区域和后台区带有子区域和后台区域可选的 8/16 区域 MPU，域的可选8 区域 MPU的可选 8 区域 MPU带有子区域和背景区域睡眠模式集成的 WFI和WFE指集 成 的WFI 和 WFE 集成 WFI 和 WFE 指令和集成 WFI 和 WFE 指令令和“退出时睡眠”功指令和“退出时睡眠”“退出时睡眠”功能。以及 Sleep On Exit功能。功能。睡眠和深度睡眠信号。能。睡眠和深度睡眠信号随睡眠和深度睡眠信号。随 ARM 电源管理工具包休眠和深
6、度休眠信号。ARM 电源管理工具包提随 ARM 电源管理工具提供的可选RetentionARM 电源管理工具包及供的可选的Retention包提供的可选保留模模式可选 Retention模式模式式增强的指令硬 件 单 周 期 (32x32)硬件除法（ 2-12 个周乘法选项期）和单周期 (32x32)乘法、饱和数学支持。调试可 选JTAG 和可选 JTAG 和串行线可 选JTAG和可选的 JTAG和 串行Serial-Wire调 试 端调试端口。最多 8 个Serial-Wire调试端口。线调试端口。最多8口。最多 4个断点和 2断点和 4个检测点。最多 8 个断点和 4个个断点和4 个观察点
7、。个观察点检测点。跟踪可选指令跟踪 (ETM) 、 可选指令跟踪(ETM) 、数可选指令跟踪(ETM) 、数据跟踪 (DWT) 和测据跟踪 (DWT) 和测量跟数据跟踪 (DWT)和 测量跟踪 (ITM)踪 (ITM)量跟踪 (ITM)Cortex-A 系列：ARM Cortex-A系列是一系列用于复杂操作系统和用户应用程序的应用程序处理器。Cortex-A系列处理器支持ARM、 Thumb 和 Thumb-2指令集。A5：一个高性能、低功耗的 ARM宏单元，带有 L1 高速缓存子系统，能提供完全的虚拟存功能。 Cortex-A5 处理器实现了 ARMv7 体系结构并运行 32 位 ARM 指
8、令、 16 位和 32 位 Thumb 指令，还可在 Jazelle 状态下运行 8 位 Java 字节码。 Cortex A-5 是最小以及最低功耗的Cortex-A处理器，但处理性能比其他A 系列差。A7：Cortex-A7处理器的功耗和面积与超高效Cortex-A5相似，但性能提升1520%，Cortex-A7是 ARM的大小核设计中的小核部分，并且与高端Cortex-A15 CPU体系结构完全兼容。Cortex-A7处理器包括了高性能处理器Cortex-A15的一切特性，包括虚拟化（ virtualization ）、大容量物理存地址扩展 （ Large Physical Addres
9、s Extensions (LPAE) ，可以寻址到 1TB 的存储空间） 、NEON、VFP以及 AMBA4 ACEcoherency （ AMBA4Cache CoherentInterconnect 小型高能效的(CCI) ）。 Cortex-A7支持多核 MPCore的设计以及Cortex-A7是最新低成本智能手机和平板电脑中独立Big+Little CPU的大小核设计。的理想之选，并可在 big.LITTLE 处理配置中与 Cortex-A15 结合。A8：第一个使用ARMv7-A架构的处理器，很多应用处理器以Cortex-A8为核心。Cortex-A8处理器是一个双指令执行的有序超
10、标量处理器，针对高度优化的能效实现可提供2.0DhrystoneMIPS（每MHz），这些实现可提供基于传统单核处理器的设备所需的高级别的性能。 Cortex-A8 在市场中构建了 ARMv7 体 系结构， 可用于不同应用， 包括智能手机、智能本、便携式媒体播放器以及其他消费类和企业平台。分开的 L1 指令和数据 cache 大小可以为16KB 或者32KB，指令和数据共享L2cache ，容量可以到1MB。 L1和 L2 cache 的 cache 数据宽度为 128 比特， L1 cache 是虚拟索引，物理上连续，而L2完全使用物理地址。Cortex-A8 的 L1cache 行宽度为
11、64byte ，L2 cache 在片集成。另外和 Cortex-A9 相比，由于 Cortex-A8支持的浮点 VFP运算非常有限，其 VFP的速度非常慢，往往相同的浮点运算，其速度是 Cortex-A9 的 1/10 。Cortex-A8 能并发某些 NEON指令（如NEON的 load/store和其他的 NEON指令），而 Cortex-A9 因为 NEON位宽限制不能并发。Cortex-A8 的 NEON和 ARM是分开的，即 ARM核和 NEON核的执行流水线分开， NEON访问ARM寄存器很快，但是ARM端需要 NEON寄存器的数据会非常慢。A9：Cortex-A9MPCore或
12、者单核处理器单MHz性能比 Cortex-A5或者Cortex-A8高，支持ARM, Thumb, Thumb-2, TrustZone,JazelleRCT， JazelleDBX技术。 L1的 cache控制器提供了硬件的cache 一致性维护支持多核的cache 一致性。核外的 L2 cache 控制器(L2C-310,or PL310) 支持最多 8MB的 cache 。Cortex-A9的 L1cache 行宽度为 32byte ，L2 cache 因为多核的原因在核外集成，即通过SCU来访问多核共享的L2 cache 。常见的 Cortex-A9处理器包括nVidia's双
13、核Tegra-2,以及 TI'sOMAP4平台。使用Cortex-A9处 理器 的 设备 包 括Apple的ipad2（ appleA5 处理器），LG Optimus2X（ nVidiaTegra-2）， SamsungGalaxySII等A15 ：Cortex-A15MPCore处理器是目前Cortex-A系列中性能最高的处理器，一个突出的特性是其 硬件 的 虚拟 化 技 术 (Hardwarevirtualization)以及大物理存的扩展(LargePhysicalAddress Extension(LPAE),能寻址到 1TB的存 ) 。目前集成 Cortex-A15 的处理
14、器量产的只有Samsung的 Exynos5 系列处理器， 但 TI 的 OMAP5系列处理器也采用Cortex-A15 的核。具体的设备有ArndaleBoard 。A17:A12 的提升版，也就将 A12 合并到 A17 中，最新的高性能 ARMv7-A核处理器，以更小和更节能的优势，提供与 A15 相仿的性能。相比 A9 有 60%的性能提升。仍为32 位ARMv7Cortex-A17处理器提供了优质的性能和高端的特性使它理想的适合每一个屏幕, 从智能手机到智能电视。Cortex-A17处理器架构上与广泛使用Cortex-A7处理器一致，促使下一代中档设备基于big.LITTLE技术。A
15、53：最低功耗的ARMv8处理器， 能够无缝支持32 和 64 位代码。 是世界上能效最高，面积最小的64 位处理器。使用高效的Cortex-A538-stage 提供比顺序管道和提升的获取数据技术性能平衡。Cortex-A7 更高的性能，并能作为一个独立的应用处理器或在big.LITTLE配置下，搭配Cortex-A57处理器，达到最优性能、可伸缩性和能效。A57：最高效的64 位处理器，用于扩展移动和企业计算应用程序功能，包括计算密集型64 位应用，比如高端电脑、平板电脑和服务器产品。性能比 A15 提升一倍。A72：Cortex-A72是 ARM 性能最出色、 最先进的处理器。 于 20
16、15 年年初正式发布的 Cortex-A72是基于 ARMv8-A 架构、并构建于 Cortex-A57处理器在移动和企业设备领域成功的基础之上。在相同的移动设备电池寿命限制下，Cortex-A72能相较基于 Cortex-A15 处理器， 28纳米工艺节点的设备，提供3.5 倍的性能表现，展现优异的整体功耗效率。Cortex-A72的强化性能和功耗水平重新定义了2016年高端设备为消费者带来的丰富连接和情境感知（ context-aware）的体验。Cortex-A72可在芯片上单独实现，也可以搭配Cortex-A53 处理器与 ARM CoreLinkTM CCI高速缓存一致性互连（ Ca
17、che Coherent Interconnect）构成 ARM big.LITTLETM 配置，进一步提升能效。Cortex-A列规格对比类别Cortex-A5Cortex-A7Cortex-A8Cortex-A9Cortex-A15发布时间2009 年 12 月2011 年 10 月2006年 7月2008年3月2011年 4月时钟频率1GHz1GHz on1GHz on2GHz on 40nm2.5GHz on28nm65nm28nm执行顺序顺序执行顺序执行顺序执行乱序执行乱序执行多核支持1 to 41 to 411 to 41 to 4MIPS/MHz1.61.922.53.5VFP/
18、NEON支持VFPv4/NEONVFPv4/NEONVFPv3/NEONVFPv3/NEONVFPv4/NEON半精度扩展否, 只有(16-bit是是32-bit 单精是是floating-point度和 64-bit)双精度浮点FP/NEON 寄存器否否否否是重命名GP寄存器重命名否否否是是硬件的除法器否是否否是LPAE (40-bitphysical否否否否是address)硬件虚拟化否是否否是big.LITTLENoLITTLENoNoBig融合的 MAC 乘累是是否否是加流水线级数88139 to 1215+pipeline stages指令译码Partial21(dual-issue
19、2 (dual-issue)3decodesdual issue)返回堆栈 stack488848条目浮点运算单元OptionalOptionalYesOptionalOptionalFPU64-bit I/F128-bit I/F64 or2× 64-bit I/FAMBA总线宽度128-bit I/F128-bitAMBA 3AMBA 4AMBA 3AMBA 3L1Data Cache8KB to 64KB16/32KB16KB/32KB/64KB32KB4K to 64KSizeL1Instruction8KB to 64KB16/32KB16KB/32KB/64KB32KB4
20、K to 64KCache Size2-way set2-way set4-way set2-way setassociativeassociativeassociativeassociative(Inst)(Inst)4-way set(Inst)(Inst)L1 CacheStructure4-way set4-way setassociative4-way set4-way setassociativeassociativeassociativeassociative(Data)(Data)(Data)(Data)L2 Cache typeExternalIntegratedIntegr
21、atedExternalIntegratedL2 Cache size-128KB to 1MB128KB to 1MB-512KB to 1MBL2 Cache8-way set8-way set8-way set-StructureassociativeassociativeassociativeCache line3232643264(bytes)Classic处理器：ARM7：1994 年推出，使用围最广的32位嵌入式处理器系列。0.9MIPS/MHz 的三级流水线和诺依曼结构ARM9：ARM9 系列技术特点?基于 ARMv5TE 架构?高效的 5级流水线，更快的吞吐量和系统性能，哈佛
22、结构o 提取/ 解码/执行/ 存/写回?同时支持ARM和Thumb指令集o 高效 ARM-Thumb 交互工作允许最佳组合性能和代码密度? 哈佛架构 - 独立的指令和数据存接口o 可用存带宽增加o同时访问I&D存o 更高性能?31 x 32位寄存器? 32 位 ALU 和桶行移位器? 32 位 MAC 块增强CoreSight ?ETM9 接口用于增强调试和trace?标准AMBAAHB?接口? 协处理器接口存控制器? 存操作受 MMU 或 MPU 控制? MMU提供o 虚拟存支持o快速上下文切换扩展(FCSE)? MPU 支持o 存保护和边界o 应用沙坑效应? 写缓冲o 从外部存解耦
23、部处理器o可在 4个独立地址中存储16个字o 清除缓冲脏行灵活的缓存设计? 硬件缓存架构?大小可从4 KB到 128 KB （以 2的方幂形式增长）? I & D 缓存可具有独立大小? 行长度固定为 8 个字? 固定 4 向集关联? 零等待状态存取? 关键词首先缓存行填充? 无阻塞? 虚拟寻址灵活的 TCM 设计? 哈佛机构?大小可为0 KB或 4 KB到 1 MB （以二次方形式增长）? 可具有独立大小? 可为 RAM 或 ROM? 允许等待状态? ARM968上的双存储 TCM? 物理寻址o 将非顺序存取停止一个周期以允许地址转换DSP 增强? 单周期 32x16 乘法器实现 o
24、加快所有乘法指令o流水线设计允许一个16x16或 32x16开始每个周期?新的 32x16和 16x16乘法指令o允许独立存取16位半寄存器o 允许压缩的 16 位操作数高效使用 32 位带宽o ARM ISA 提供 32x32 乘法指令? 有效微小数字饱和算法o QADD、 QSUB、 QDADD、 QDSUB? 前导零计数指令o CLZ 加快标准化和除法ARM11：ARM11处理器系列所提供的引擎可用于当前生产领域中的很多智能手机，还广泛用于消费类、家庭和嵌入式应用程序。该处理器的功耗非常低，提供的性能围为小面积设计中的350MHz 到速度优化设计中的1 GHz（ 45 纳米和 65纳米）
25、。ARM11 处理器软件可以与以前所有ARM 处理器兼容，并引入了用于媒体处理的32位 SIMD、用于提高操作系统上下文切换性能的物理标记cache 、强制实施硬件安全性的TrustZone以及针对实时应用的紧密耦合存。ARM11 处理器系列功能：? 强大的 ARMv6 指令集架构?指令集可以减少高达35% 的存带宽和大小需求ARM Thumb?用于执行高效嵌入式 Java 的 ARM?技术Jazelle? ARM DSP 扩展?SIMD（单指令多数据）媒体处理扩展可提供高达2 倍的视频处理性能?作为片上安全基础的 ARM TrustZone?技术（ ARM1176JZ-S 和 ARM1176
26、JZF-S 处理器）? Thumb-2 技术（仅 ARM1156(F)-S），可提高性能、能效和代码密度? 低功耗：o 0.21 mW/MHz (65G) ，包括 cache 控制器o 节能关闭模式能够处理高级工艺中的静态漏电情况? 高性能整数处理器o8 级整数流水线可提供高时钟频率（对于ARM1156T2(F)-S为 9级）o 单独的加载 - 存储和算术流水线o 分支预测和返回栈? 高性能存系统设计o支持 4-64k cache大小o针对多媒体应用领域的、带DMA 的可选紧密耦合存o对于媒体处理和网络应用领域，高性能64位存系统加快了数据存取速度o ARMv6 存系统架构加快了操作系统上下文
27、切换速度? 矢量中断接口和低中断延迟模式提高了中断响应速度和实时性能?用于汽车/ 工业控制和三维图形加速的可选矢量浮点协处理器（ARM1136JF-S、ARM1176JZF-S 和 ARM1156T2F-S 处理器）? 所有 ARM11 系列处理器都作为符合 ARM-Synopsys 参考方法的可交付项来提供，从而显著缩短了生成核的特定技术实现的时间，以及生成一组完整的行业标准视图和模型的时间。Classic 处理器比较类别ARM7ARM9ARM11体系结构·诺依曼ARMv5TE（哈佛）ARMv6M（哈佛）指令集ARM、ThumbARM、 ThumbARM、 Thumb、 Thumb
28、-2流水线3 级5 级8 级DMIPS/MHz0.91.11.2NMU无有有DSP扩展否是是单指令多数据扩展否否是浮点支持否是（ VFP9）是（ VFP11）Cache 支持否是是密集耦合存否是是TrustZone安 全 扩否否是（仅 ARM1176JZ（ F）-S ）展Cortex-R 系列 ：R4：第一个基于ARMv7-R体系的嵌入式实时处理器。专用于大容量深层嵌入式片上系统应用，如硬盘驱动控制器、无限基带处理器、消费产品手机MTK平台和汽车系统的电子控制单元。R5：2010 年推出，基于ARMv7-R体系，扩展了Cortex-R4处理器的功能集，支持在可靠的实时系统中获得更高级别的系统性
29、能、提高效率和可靠性并加强错误管理。这些系统级功能包括高优先级的低延迟外设端口 (LLPP) 和加速器一致性端口 (ACP) ，前者用于快速外设读写，后来用于提高效率并与外部数据源达成更可靠的高速缓存一致性。基于 40 nm G 工艺， Cortex-R5处理器可以实现以将近1 GHz 的频率运行，此时它可提供1,500 DhrystoneMIPS 的性能。 该处理器提供高度灵活且有效的双周期本地存接口，使 SoC设计者可以最大限度地降低系统成本和功耗。R7：Cortex-R7处理器是性能最高的Cortex-R系列处理器。它是高性能实时SoC 的标准。Cortex-R7处理器是为基于65 nm
30、 至 28 nm 的高级芯片工艺的实现而设计的，此外其设计重点在于提升能效、实时响应性、 高级功能和简化系统设计。基于 40 nm G 工艺， Cortex-R7处理器可以实现以超过1 GHz 的频率运行，此时它可提供2,700DhrystoneMIPS 的性能。该处理器提供支持紧密耦合存(TCM)本地共享存和外设端口的灵活的本地存系统，使SoC设计人员可在受限制的芯片资源达到高标准的硬实时要求。Cortex-R系列处理器比较ARM Cortex-R4ARM Cortex-R5ARM Cortex-R71.68/ 2.02 / 2.451.67/ 2.01 / 2.45DMIPS/MHz*2.
31、50 / 2.90 / 3.77 DMIPS/MHz*DMIPS/MHz*3.47CoreMark/MHz*3.474.35 CoreMark/MHz*CoreMark/MHz*Lockstep configurationLockstep configurationDual-core AsymmetricDual-core AsymmetricMulti-Processing (AMP) with QoSLockstep configurationconfigurationMulti-Processing (AMP)configurationDual core Symmetric Multi-
32、Processing(SMP) configurationTightly Coupled MemoryLow Latency PeripheralTightly Coupled MemoryTightly Coupled MemoryPortLow Latency Peripheral Port(TCM)Accelerator CoherencyAccelerator Coherency PortPortSnoop Control Unit (SCU)Micro Snoop Control Unit( SCU)8-stage dual issuepipeline withinstruction
33、 pre-fetchand branch predictionI-Cache and D-CacheHardware divide, SIMD,DSPIEEE754 Double PrecisionFPU8-stage dual issue pipeline with instruction pre-fetch and branch predictionI-Cache and D-CacheHardware divide, SIMD,DSPIEEE754 Double Precision FPU or optimized SP Floating Point Unit11-stage super
34、scalar pipeline with out-of-order execution and register renaming and advanced dynamic and static branch prediction with instruction loop bufferI-Cache and D-CacheHardware divide, SIMD, DSPIEEE754 Double Precision FPU or optimized SP Floating Point UnitMemory Protection UnitMemory Protection UnitMem
35、ory Protection Unit (MPU) with 12ARM Cortex-R4ARM Cortex-R5ARM Cortex-R7(MPU) with 8 or 12 memory regions(MPU) with 12 or 16 memory regionsor 16 memory regionsECC and ParityECC and ParityECC and Parity protection on L1protection on L1protection on L1memoriesmemoriesmemories and AXI busError management with error bankportsVectored InterruptVectored InterruptController(VIC) Port orController (VIC) orIntegrat