实验一存储器实验.doc

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1、实验一 存储器实验1FPGA中 LPM_RO定M 制与读出实验 一实验目的1、掌握 FPGA中 lpm_ROM的设置，作为只读存储器 ROM的工作特性和配置方法。2、用文本编辑器编辑 mif 文件配置 ROM，学习将程序代码以 mif 格式文件加载于 lpm_ROM中；3、在初始化存储器编辑窗口编辑mif 文件配置 ROM；4、验证 FPGA中 mega_lpm_ROM的功能。二实验原理ALTERA的 FPGA中有许多可调用的 LPM (Library Parameterized Modules)参数化的模块库， 可构成如 lpm_rom、lpm_ram_io 、lpm_fifo 、lpm_r

2、am_dq 的存储器结构。 CPU 中的重要部件，如 RAM、 ROM可直接调用他们构成，因此在FPGA中利用嵌入式阵列块EAB可以构成各种结构的存储器， lpm_ROM是其中的一种。 lpm_ROM有 5 组信号：地址 信号 address 、数据信号 q 、时钟信号 inclock 、outclock 、允许信号 memenable， 其参数都是可以设定的。由于 ROM是只读存储器，所以它的数据口是单向的输出端口， ROM中的数据是在对 FPGA现场配置时，通过配置文件一起写入存储单元的。图3-1-1中的 lpm_ROM有 3 组信号： inclk 输入时钟脉冲； q23.0 lpm_RO

3、M的 24 位数 据输出端； a5.0 lpm_ROM的 6 位读出地址。实验中主要应掌握以下三方面的内容： lpm_ROM 的参数设置； lpm_ROM 中数据的写入，即 LPM_FILE初始化文件的编写； lpm_ROM的实际应用，在 GW48_CP实+ 验台上的调试方法。三实验步骤( 1)用图形编辑， 进入 mega_lpm 元件库，调用 lpm_rom 元件，设置地址总线宽度 address 和数据总线宽度 q ，分别为 6 位和 24 位,并添加输入输出引脚，如图 3-1-1 设置 和连接。2）设置图 3-1-1 为工程。3）在设置 lpm_rom 数据参数选择项 lpm_file

4、的对应窗口中（图 3-1-2 ），用键盘输入 lpm_ROM配置文件的路径（） ，然后设置在系统 ROM/RAM读写允许，以便能对 FPGA 中的 ROM在系统读写。（4） 用初始化存储器编辑窗口编辑 lpm_ROM配置文件 （文件名 .mif ）。这里预先给出后面 将要用到的微程序文件： 。中的数据是微指令码（图 3-1-3 ）。5）全程编译。6）下载 SOF文件至 FPGA，改变 lpm_ROM的地址 a5.0 ，外加读脉冲，通过实验台上 的数码管比较读出的数据是否与初始化数据中的数据 ） 一致。注：下载 sof 示例文件至实验台上的 FPGA，选择实验电路模式仍为， 24 位数据输出由数

5、码8 至数码 3 显示， 6 位地址由键 2、键 1 输入，键 1 负责低 4 位，地址锁存时钟 CLK 由 键 8 控制，每一次上升沿，将地址锁入，数码管 8/7/6/5/4/3 将显示 ROM中输出的数据。发光管 8至 1显示输入的 6 位地址值。图 3-1-1 lpm_ROM 的结构图图 3-1-2 设置在系统 ROM/RAM读写允许图 3-1-3 中的数据7) 打开 QuartusII 的在系统存储模块读写工具， 了解 FPGA中 ROM中的数据， 并对其进行在系统写操作(图 3-1-4 )。图 3-1-4 在系统存储模块读写四实验要求(1) 实验前认真复习LPM-ROM存储器部分的有

6、关内容。(2) 记录实验数据，写出实验报告，给出仿真波形图。（3） 通过本实验，对 FPGA中 EAB构成的 LPM-ROM存储器有何认识，有什么收获五思考题（1）如何在图形编辑窗口中设计LPM-ROM存储器怎样设计地址宽度和数据线的宽度怎样导入 LPM-ROM的设计参数文件和存储 LPM-ROM的设计参数文件（ 2）怎样对 LPM-ROM的设计参数文件进行软件仿真测试（ 3）怎样在 GW48实验台上对 LPM-ROM进行测试（ 4）学习 LPM-ROM用 VHDL语言的文本设计方法（顶层文件用VHDL表达）。（ 5）了解 LPM-ROM存储器占用 FPGA中 EAB资源的情况。2FPGA中

7、LPM_RAM读写实验一实验目的1、了解 FPGA中 RAMlpm_ram_dq的功能，2、掌握 lpm_ram_dq 的参数设置和使用方法，3、掌握 lpm_ram_dq 作为随机存储器 RAM的工作特性和读写方法。二实验原理在 FPGA中利用嵌入式阵列块 EAB 可以构成存储器， lpm_ram_dq 的结构如图 3-2-1 。数据从 ram_dp0 的左边 D7.0 输入，从右边 Q7.0 输出， R/W为读 / 写控制信号 端。数据的写入：当输入数据和地址准备好以后， 在 inclock 是地址锁存时钟，当信号 上升沿到来时，地址被锁存，数据写入存储单元。数据的读出：从 A7.0 输入

8、存储单元地址，在 CLK信号上升沿到来时，该单元数据从 Q7.0 输出。R/W读 / 写控制端，低电平时进行读操作，高电平时进行写操作；CLK读 / 写时钟脉冲；DATA7.0 RAM_dq0的 8 位数据输入端；A7.0 RAM的读出和写入地址；Q7.0 RAM_dq0的 8 位数据输出端。三实验步骤（ 1）按图 3-2-1 输入电路图。并进行编译、引脚锁定、FPGA配置。（2）通过键 1、键 2输入 RAM的8位数据（选择实验电路模式 1），键 3、键 4输入存储 器的 8位地址。键8控制读/写允许，低电平时读允许，高电平时写允许； 键7（CLK0） 产生读 / 写时钟脉冲，即生成写地址锁

9、存脉冲，对 lpm_ram_dq 进行写 / 读操作。（ 3）注意， lpm_ram_dq 也能加入初始化文件（这里是 , 是后面将要用到的模型 CPU执 行微程序文件） ，注意此文件加入的路径表达和文件表达（ 3-2-2 ）： ./ , （后缀 mif 要小写），同时选择在系统读写 RAM功能， RAM的 ID 名取为： ram1。注：验证程序文件在 DEMO5_lpm_ram目录，工程名是，下载至实验台上的FPGA，选择实验电路模式为， 按以上方式首先进行验证实验。 首先控制读出初始化数据， 与载入的 初始化文件中的数据进行比较， 然后控制写入一些数据， 再读出比较。 使用在系统读 写 R

10、AM的工具对其中的数据进行读写操作（图3-2-3 ），设置成连续读模式，将在系统读写工具窗口的数据与实验箱上数码管上显示的数据对照起来看。四实验要求（1） 实验前认真复习存储器部分的有关内容；（2） 写出实验报告五思考题（ 1）如何在图形编辑窗口中设计 lpm_ram_dq 存储器怎样设定地址宽度和数据线的宽度设 计一数据宽度为 6，地址线宽度为 7 的 RAM，仿真检验其功能，并在 FPGA上进行硬 件测试。（ 2）如何建立 lpm_ram_dq 的数据初始化，如何导入和存储lpm_ram_dq 参数文件生成一个 mif 文件，并导入以上的 RAM中。（ 3）怎样对 lpm_ram_dq 设

11、计参数文件进行软件仿真测试（ 4）使用 VHDL文件作为顶层文件，学习 lpm_ram_dq 的 VHDL语言的文本设计方法。（ 5）了解 lpm_ram_dq 存储器占用 FPGA中 EAB 资源的情况。（ 6）使用系统读写 RAM的工具对其中的数据进行读写操作。7） lpm_ram_dq 存储器在 CPU中有何作用图 3-2-2 lpm_ram_dq 加入初始化文件和选择在系统读写 RAM功能图 3-2-1 lpm_ram_dp 实验电路图3 FIFO 定制与读 / 写实验 一实验目的1. 掌握 FPGA中先进先出存储器 lpm_fifo 的功能，工作特性和读写方法。2. 了解 FPGA中

12、 lpm_fifo 的功能，掌握 lpm_fifo 的参数设置和使用方法。3. 掌握 lpm_fifo 作为先进先出存储器 FIFO 的工作特性和读写方法。二实验原理FIFO(First In First Out )是一种存储电路，用来存储、缓冲在两个异步时钟之间的数据 传输。使用异步 FIFO 可以在两个不同时钟系统之间快速而方便地实时传输数据。在网络接口、 图像处理、 CPU设计等方面， FIFO 具有广泛的应用。 在 FPGA中利用嵌入式阵列块 EAB可以构成存储器， lpm_fifo 的结构如图 3-3-1 所示。WR 写控制端，高电平时进行写操作；RD 读控制端，高电平时进行读操作；

13、CLK 读/ 写时钟脉冲；CLR FIFO 中数据异步清零信号；D7.0 lpm_fifo 的 8 位数据输入端；Q7.0 lpm_fifo 的 8 位数据输出端 ;U7.0 表示 lpm_fifo 已经使用的地址空间图 3-3-1 lpm_fifo 的实验结构图图 3-3-2 lpm_fifo 的仿真波形图三实验步骤1编辑输入 lpm_fifo 实验电路（双击原理图 3-3-1 的 FIFO 元件，可进入该元件的 编辑窗）。2将编译通过的文件下载到 GW-48实验台，实验台选择工作模式；3通过实验台上的键 1、键 2输入数据，键 3控制读 /写允许 WR（高电平写有效，低 电平读有效， ）、

14、键 7 控制数据清 0（高电平清 0 有效）、键 8 输入 CLK信号，数码 管 4/3 显示已占用地址，数码管 2/1 显示 FIFO 输出的数据：4将数据写入 LPM-FIFO：键 3置高电平（写允许） ；键 7清 0一次；键 1、键 2 每输 入一个新数据（数据显示于发光管D8-D1），键 8 就给出一个脉冲（按键 0-1-0 ），将数据压入 FIFO 中；5 将数据读出 LPM-FIFO：键 3 置低电平（读允许） ；随着键 8 给出脉冲，观察数码管 2/1 显示的 FIFO 中输出的数据，与刚才写入的数据进行比较，同时注意数码 4/3 显示的地址数变化的顺序。注：验证程序文件工程名是

15、，下载至实验台上的FPGA，选择实验电路模式为，按以上方式首先进行验证实验。四实验要求1实验前认真复习 LPM-FIFO 存储器部分的有关内容。2完成 FIFO 设计和验证，给出仿真波形图，增加“空” 、“未满”、“满”的标志信号， 写出实验报告。五思考题1通过本实验，对 FPGA中 EAB构成的 LPM-FIFO存储器有何认识，有什么收获2如何了解 lpm_fifo 存储器占用 FPGA中 EAB资源的情况3lpm_fifo 存储器在 CPU设计中有何作用当 lpm_fifo “空”、“未满”、“满”时，full 、 empty 和 usedw7.0d 的输出信号如何变化4怎样通过波形仿真了

16、解 LPM-FIFO 存储器的功能5如何设置 LPM-FIFO 存储器各项参数4 FPGA与外部 16 位 RAM接口实验一实验目的1掌握 FPGA与外部 RAM的硬件接口技术。2通过 FPGA控制，向外部 RAM写入数据。3通过 FPGA控制，从外部 RAM读出数据，并且用数码管显示读出的数据。二实验原理用 FPGA与外部 RAM接口，实现对外部 RAM的读写控制。 FPGA需要产生地址信号和 读写控制信号，并且需要采用具有双向 I/O 功能的电路结构，实现对 SRAM数 据端口输 入/ 输出操作。接口电路主要由可增减地址计数器LPM_COUNTE、R三态总线控制器LPM_BUSTR、I 读

17、写控制电路组成。实验电路结构如图3-4-1 所示，图 3-4-1 FPGA 与外部 16 位数据， 18 位地址线宽 SRAM接口电路结构三16位 SRAM读写逻辑设计如果要设计 16位数据总线的 CPU，又要用到大容量的 RAM，就必须外接具有 16 位数据口的 RAM。在实验板上与 FPGA相接有 2片 256K字节/每片的 16位 RAM： IDT71V416，电路连接如图 3-4-2 所示，FPGA读写控制电路原理图如图 3-4-1 所示。 实验验证步骤如下 （对其中 1片 RAM读写）：1、验证程序，下载至实验台上的 FPGA，选择实验电路模式为；用一接插线将适配板上方的 P196针

18、与实验板主系统上的键 9的插针相接，键 9作为地址计数器清 0控制端。2、利用键 4、键 3、键 2、键 1 输入数据，放在 RAM数据口，如 ABCDH（显示于数码管 4/3/2/1 ）；3、按动键 9，对地址信号发生计数器清0，键 7 置 1（写 RAM允许，高电平为读 RAM写允许）；4、写 RAM。用键 4/3/2/1 每更新一次 16位输入数据，就按动 1次键 8（0 1 0）, 即 使地址值自动加 1（地址值显示于发光管 D8 D1，左为高位，了解图 3-4-1 的地址 计数器功能） 。5、读出已被写入的数据。按动键 9，对地址信号发生计数器清 0，键 7 置 0（读 RAM允 许

19、），之后连续按键 8，递增地址值（地址值显示于发光管D8 D1），将能依次顺序（显示于数码 8/7/6/5 上）读出外部 16 位 RAM中已写入的数据， 与输入数据进行比 较。图 3-4-2 16 位 SRAM和 6264 电路原理图四思考题1 FPGA如何与外部存储器双向数据总线接口FPGA采用怎样的电路结构、如何控制双向数据口的数据输入 / 输出2若要对任意指定存储单元进行读写，图3-4-1 电路应如何修改请在实验台上验证所设计的功能。3. 根据图 3-4-1 和 3-4-2 ，重新锁定引脚，对另一块 RAM进行读写。4. 根据图 3-4-1 和 3-4-2 ，对 Flash SST39VF080/160 进行读写。 5通过本实验，对 CPU与外部存储器接口电路设计有何认识，有什么收获 6在计算机外部存储器的读写时序是怎样的怎样使FPGA满足对外部 RAM的读 / 写时序要求