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1、多级门控时钟网络设计优化随着集成电路制造工艺的不断缩小 , 工艺和环境的变化对器件和互连线延时 的影响变得越来越明显。 在纳米工艺下 , 工艺和环境的变化通常以片上误差 (OCV) 的形式出现在多模式多端角(MMMC的时序签核中。在较大规模的高性能微处理器设计中 , 由于时钟网络的传播延时较大 ,片上 误差将导致较大的时钟不确定性 , 成为制约芯片时序收敛的重要因素之一。增加 时钟网络上公共路径所占的比重是降低片上误差影响的有效方法之一。为降低芯片功耗 , 当前主流的高性能芯片设计往往会采用门控时钟技术 ,在 时钟路径上添加大量门控时钟单元来关闭不需要开启的寄存器。 门控时钟的插入 增加了时钟
2、结构的分支 , 导致时钟公共路径所占的比重锐减 ,使得片上误差对时 序收敛的影响越来越严重。根据40纳米工艺下YHFT-X)高性能微处理器芯片的设计需求，本文针对时钟 网络的设计优化开展了以下几个方面的研究 : 一、分析了纳米工艺下的片上误差 (OCV)、PVT组合及门控时钟等因素对时钟网络性能的影响。为了时序签核的可 靠性, 引入片上误差因素的多模式多端角时序分析方法增大了时钟网络的不确定 性,而多级门控时钟逻辑的插入 ,增加了时钟网络设计的复杂度 ,减少了时钟公共 路径所占比重 , 导致时序收敛的难度进一步增大。二、为了减少多级门控时钟设计的时钟偏差 , 增加时钟公共路径所占比重 , 本文
3、提出三个算法依次对时钟结构进行优化 : 首先采用门控时钟使能逻辑的重组 算法, 将多级门控时钟合并为一级 ; 其次搜索合并新增的冗余逻辑门组 ;然后对扇 出较大的门控时钟进行复制。优化之后的时钟结构只剩下一级门控时钟 , 且每个 门控时钟控制的时钟叶节点更加均衡 , 非常有利于增加公共路径所占比重。三、分析对比了常用的时钟拓扑结构，设计实现了一种基于mesh结构和平衡 树的混合时钟树结构。这种结构结合了 mesh和平衡树两种拓扑结构的优点，能最 大程度增加时钟公共路径所占的比重 , 从而减小时钟网络的偏差 , 有利于芯片设 计的时序收敛。本文将时钟结构优化应用到 YHFT-XX内核的物理设计过程中,然后使用工具 自动进行时钟树综合 , 与原时钟结构相比 , 同一条路径的时钟偏差减小了 21.7%, 时序违反减少了 19.7%。然后对优化后的时钟结构进行混合时钟树综合, 与工具自动进行时钟树综合相比 , 同一条路径时钟偏差进一步减小 39.3%, 时序违反进 一步减小 12.6%。时钟结构优化和混合时钟树的应用减少了多级门控时钟设计的时钟偏差 , 时 序得到优化。