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1、HKM束龙去脉1 .为什么要High-K。随着CMOSI路线宽的不断缩小，晶体管的一个关键指标：栅氧厚度也要不断缩小。以 intel为例90nm时代实际应用的栅氧厚度最低达到了1.2nm, 45nm时代更是需要低至 1nm以下的栅氧厚度。不过栅氧厚度是不能无限缩小的，因为薄到2nm以下的SiO2层不再是理想的绝缘体，会出现明显的隧穿泄漏，而且将随厚度减小指数级上升，1nm以下泄漏就会大到无法接受的程度。 所以intel 在45nm启用high-k 。其他企业则将在 32nm或28nm阶段启用 high-k 技术。 high-k工艺就是使用高介电常数的物质替代SiO2作为栅介电层。intel采用
2、的HfO2介电常数为25,相比SiO2的4高了 6倍左右，所以同样电压同样电场强度，介电层厚度可以大6倍，这样就大大减小了栅泄漏。2 .为什么HKM空联系在一起HKM是high-K栅介电层技术，而 MG旨的是metal gate-金属栅极技术，两者本来没 有必然的联系。不过使用high-k的晶体管栅电场可以更强，如果继续使用多晶硅栅极，栅极耗尽问题会更麻烦。另外栅介电层已经用了新材料，栅极同步改用新材料的难度也略小一些。所以两者联合是顺理成章的事情。3 .gate first 和 gate last现在CMOS!成电路制造用的是叫硅栅自对准”工艺。就是先形成栅介电层和栅电极，然后进行源漏极的离
3、子掺杂。因为栅极结构阻挡了离子向沟道区的扩散，所以掺杂等于自动和硅栅对齐的。这样的步骤还有后面的激活步骤，退火步骤都是高温步骤。这些工序都是必需的。金 属栅极经过这样的步骤可能发生剧烈反应和变化，为解决这问题，就是在离子参杂等步骤中还是按硅栅来，高温步骤结束后再刻蚀掉多晶硅栅极，再用合适的金属填充。这就是 gate-last 的意思。这就多了几步重要步骤，特别是金属填充，这么小的尺度的孔隙进行填 充效率很低，提高速度的话质量就很难控制。而且线宽越小越麻烦。不过虽然gate-last 代价很大，很长时间以来人们都认为是HKMG、须的。ibm则是继续研发，找到了不必在制造时付出gate-last
4、的代价的方案。比如intel采用的栅介电材料是氧化饴，所以底界面层，HKM,顶界面层，金属栅极层次分明。而 ibm采用的介电材料是硅酸饴-成分是硅，氧和饴三种元素，与周围的硅和氧化硅发生反应的话结果仍然是硅， 氧化硅，硅酸饴，与特定的栅极材料匹配， 高温时候仍然是热动力学稳定的。另外gate first所谓的MG其实只是栅介电层上薄薄一层高熔点金属-gate first仍然需要多晶硅栅极来实现 硅栅自对准”的其他工序。4 .gate first 与gate last 各自的优缺点gate last的栅极甚至部分栅介电层避开了高温步骤，所以材料选择非常宽松，可以考 虑高性能的材料。而且gate
5、last的HKMGF影响其他生产步骤，所以就性能而言，gate last将很理想。当然其代价也是很大的，步骤多而严苛，所以其成本将会较高。gate first 从根本上来说目的就是为了降低成本，所以其优点不言而喻。不过它的代 价也如影随形-虽然节省了加工步骤，但是其技术难度反而更高。另外由于栅极和栅介质 要经过高温步骤，所以材料选择和控制也有很大限制，性能也会受一些影响。5 .阈值控制与ZILhigh-k介质能增加栅介电层厚度，降低栅泄漏，不过其高介电常数必然引来另一个问 题，那就是沟道载流子迁移率下降的问题，或者说会导致阈值抬高，而这将导致MOST的性能大大降低。要解决这问题，就需要在沟道和
6、栅介电层之间另下功夫。以intel为例，他们在HfO2 high-k层与沟道之间彳留了一层SiO2介电层，这样与沟道接触的一面是介电常数不到4的SiO2,迁移率下降的问题就不存在了。不过保留这层界面层就会有另一个问题-high-k本来就是为了解决SiO2介电层不能继续减薄的问题。一般认为22nm阶段栅介电层等效厚度 (EOT要缩小到大约0.6nm。而SiO2 层据说最小可以减薄到 0.3nm。HfO2层最多只能有 0.3*6=1.8nm厚，换句话说它也将出现不 小的泄漏-high-k的意义何在？所以界面层在22nm时代就将是难以接受的了，取消界面层或者用另外的形式实现是必须的。6.intel
7、与旧M/AMD#自HKMG勺细节intel 45nm工艺的详细情况可以参考我以前的一篇文章。就目前所知，其32nm工艺基本延续45nm工艺的思路，除了线宽，明显的区别就是加入了浸入式光刻， 而这与HKM我系 不大。旧M/AMD至今还没有32nm的实际产品。只能靠流传的信息来推测。首先是栅极材料，如上面所说，因为继续使用硅栅自对准技术，其栅极主体仍然是高掺杂的多晶硅和金属硅化物，只在介电层上沉积了一层金属。可以预计其电阻要比intel的后填充 栅极材料略高，即栅极材料性能略差。介电层也与intel不同，ibm采用的是硅酸饴。不过严格来说并不准确，因为这层介电层其 实是由Hf,O,Si三种元素组成
8、的无定形材料，并非化学意义上的硅酸饴-仅仅是元素相同，三者比例也未必与化学式一致。因为 gate first工艺栅介电层要经过高温步骤，硅酸饴相对而言是热动力学稳定的-个人估计ibm在沟道表面沉积的是饴和氧，所谓硅酸饴应该正是 高温工艺的结果。虽然ibm实现ZIL更方便，不过要更早面对沟道载流子迁移率下降问题。有人会问：从这两点看，ibm的gate first栅极和栅介电层材料性能岂不是都略逊intel的gate last ?可是你的文章里不是认为ibm公布的32nm性能反比intel的更强？要注意ibm使用的是SOI工艺。其沟道的泄漏特性略强于体硅工艺，所以ibm可以适当减小栅极电场强度，所
9、以一般采用更厚的栅氧层，32nm也不例外。其阈值控制的方式也与体硅工艺大不相同。所以对体硅工艺不利的一些状况对于SOI工艺则未必有影响，甚至反而有好处。也就是说gate first 配合SOI可以起到不逊于 gate last 配合体硅的效果。7.为什么TSMC?企业偏向于 gate last 。看了上一段就很容易明白，旧M和GF坚持gate first 很正常，因为他们的高性能工艺都是基于SOI的，而他们的体硅工艺则往往面向低功耗产品，对性能要求不高。而TSMC?企业则是体硅为主，虽然 gate first能简化工艺，不过其技术难度并不低，况且性能也很可能有折扣，他们倾向于gate last 也是很自然的。