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1、5.10 用 16K1 位的 DRAM 芯片组成 64K8 位存储器 ,要求 :(1 画出该存储器的组成逻辑框图。(2 设存储器读 /写周期为 0.5 S, CPU在 1S内至少要访问一次。试问采用哪种刷新方式比较合理 ?两次刷新的最大时间间隔是多少 ?对全部存储单元刷新一遍所需的实际刷新时间是多少 ?(1 组建存储器共需DRAM 芯片数 N=(64K*8/(16K*1=4*8( 片。每 8 片组成 16K8 位的存储区 ,A13A0 作为片内地址 ,用 A15、 A14 经 2:4 译码器产生片选信号 ,逻辑框图如下 (图有误 :应该每组 8 片,每片数据线为 1 根(2 设 16K8 位存
2、储芯片的阵列结构为128 行128 列,刷新周期为 2ms。因为刷新每行需 0.5 S,则两次 (行刷新的最大时间间隔应小于:为保证在每个 1S内都留出 0.5 S给 CPU 访问内存 ,因此该 DRAM 适合采用分散式或异步式刷新方式 ,而不能采用集中式刷新方式。若采用分散刷新方式 ,则每个存储器读 /写周期可视为 1 S,前 0.5 S用于读写 ,后0.5 S用于刷新。相当于每1S刷新一行 ,刷完一遍需要 128 1 S=128满S,足刷新周期小于 2ms 的要求 ;若采用异步刷新方式 ,则应保证两次刷新的时间间隔小于 15.5 S。如每隔 14 个读写周期刷新一行 ,相当于每 15S刷新
3、一行 ,刷完一遍需要 12815S=1920满S,足刷新周期小于 2ms 的要求 ;需要补充的知识 :刷新周期 :从上一次对整个存储器刷新结束到下一次对整个存储器全部刷新一遍为止的时间间隔。刷新周期通常可以是 2ms,4ms或 8ms。DRAM 一般是按行刷新 ,常用的刷新方式包括 :集中式 :正常读 /写操作与刷新操作分开进行,刷新集中完成。特点 :存在一段停止读 /写操作的死时间 ,适用于高速存储器。(DRAM 共 128 行 ,刷新周期为 2ms ,读/写 /刷新时间均为 0.5 S分散式 :一个存储系统周期分成两个时间片,分时进行正常读 / 写操作和刷新操作。特点 :不存在停止读 /写
4、操作的死时间 ,但系统运行速度降低。(DRAM 共 128 行 ,刷新周期为 128 s ,tm =0.5 为读S/ 写时间 ,tr =0.5为刷S新时间 ,tc =1 为S存储周期异步式 :前两种方式的结合 ,每隔一段时间刷新一次 ,只需保证在刷新周期内对整个存储器刷新一遍。5.11 若某系统有 24 条地址线 ,字长为 8 位,其最大寻址空间为多少 ?现用 SRAM2114(1K*4 存储芯片组成存储系统 ,试问采用线选译码时需要多少个 2114 存储芯片 ?该存储器的存储容量 =224 *8bit=16M 字节 需要 SRAM2114(1K*4 存储芯片数目 :1681602/32014
5、MK ?=?=?组片组片5.12 在有 16 根地址总线的机系统中画出下列情况下存储器的地址译码和连接图。(1 采用 8K*1 位存储芯片 ,形成 64KB 存储器。 (2 采用 8K*1 位存储芯片 ,形成 32KB 存储器。 (3 采用 4K*1 位存储芯片 ,形成 16KB 存储器。由于地址总线长度为16,故系统寻址空间为16264K bit ? =? 位宽位宽(18K*1 位存储芯片地址长度为 13,64KB 存储器需要 8 个 8K*1 位存储芯片 ,故总共需要 16 根地址总线 ,地址译码为 :其连线图如下 :A0A12(28K*1 位存储芯片地址长度为 13,32KB 存储器需要
6、 4 个 8K*1 位存储芯片故总共需要 15 根地址总线 ,地址译码为 :其连线图如下 :A0A12(34K*1 位存储芯片地址长度为 12,16KB 存储器需要 4 个 4K*1 位存储芯片故总共需要 14 根地址总线 ,地址译码为 :其连线图如下 :方案一 :A15A14方案二 :A125.13 试为某 8 位计算机系统设计一个具有8KB ROM 和 40KB RAM 的存储器。要求 ROM 用 EPROM 芯片 2732 组成 ,从 0000H 地址开始 ;RAM 用 S RAM 芯片 6264 组成 ,从 4000H 地址开始。查阅资料可知 ,2732 容量为 4K8(字选线 12
7、根 ,6264 容量为 8K8(字选线 13 根,因此本系统中所需芯片数目及各芯片地址范围应如下表所示：A15 A14 A13A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 第一片 共需 2 片 2732 构成系 地址范围 统 ROM 第二片 红色为片选 地址范围 第一片 地址范围 第二片 地址范围 0000H 0FFFH 1000H 1FFFH 4000H 5FFFH 6000H 7FFFH 0 0 0 0 0 0 0 0 1 1 1 1110000111100001100000011001100001101010101010101010101010101010
8、1010101010101010101010101010101010101010101010101010101010101010101010101010101010101010101010101010101010101010101010101010101010 1 0 1 0 1 共需 5 片 8000H 6264 构成系 第三片 地址范围 9FFFH 统 RAM 红色为片选 第四片 0A000H 地址范围 0BFFFH 第五片 0C000H 地址范围 0DFFFFH 硬件连线方式之一如下图所示： CS 38 A15 A14 A13 A12 A0-A11 RD WR D0-D7 A0-A12R
9、DWREN 译C码BA器6 210未用 ABCSABCSABCSABCS 2732 1 WR D0-7 2732 2 WR D0-7 6264 RD 1 WR D0-7 6264 RD 5 WR D0-7 说明： 8 位微机系统地址线一般为 16 位。采用全译码方式时，系统的 A0A12 直接与 6264 的 13 根地址线相连， 系统的 A0 A11 直接与 2732 的 12 根地址线相连。 片选信号由 74LS138 译码器产生，系统的 A15 A13 作为译码器的输入。 各芯片的数据总线（ D0D7）直接与系统的数据总线相连。 各芯片的控制信号线（ RD、WR）直接与系统的控制信号线相
10、连。 5.14 试根据下图 EPROM 的接口特性 ，设计一个 EPROM 写入编程电路 ，并 的接口特性， 写入编程电路， 给出控制软件的流程。 给出控制软件的流程 。D0 D7 A0 A7 O0 O7 A0 A13 CE PGM RD OE EPROM 写入编程电路设计如下图所示： D0 D7 A0 A7 O0 O7 A0 A13 CE PGM RD OE 控制软件流程： （ 1） 上电复位； （2） OE 信号为电平 ”1无”效 （写模式） PGM 信号为电平 ”0有”效 ， （编程控制模式） ， 软件进入编程状态，对 EPROM 存储器进行写入编程操作； （ 3） 高位地址译码信号 C
11、E 为电平 ”1无”效，对存储器对应 0000H3FFFH 地址的数 据依次进行写入操作 （其中高位地址为 0、 低位地址 A0 A13 从 0000H 到 3FFFH 依次加 1）写入的值为数据总线 D0 D13 对应的值。（ 4） 高位地址译码信号 CE 为电平 ”0有”效，对存储器对应 4000H7FFFH 地址的数 据依次进行写入操作 （其中高位地址为 1， 低位地址 A0 A13 从 0000H 到3FFFH 依次加 1）写入的值为数据总线 D0 D13 对应的值。 （ 5） 存储器地址为 7FFFH 时， 写入操作完成， 控制软件停止对 EPROM 的编程状态， 释放对 OE 信号
12、和 PGM 信号的控制。5.15 试 完成下面的 RAM 系统扩充图。 假设系统已占用 0000 27FFH 段 内 完成 下面的 系统扩充图 。 假设 系统已占用 存地址空间， 存地址空间 ， 并拟将后面的连续地址空间分配给该扩充 RAM 。 。 A15 A14 A13 A12 A11 系统 A10 译码器输出 /Q0 /Q1 /Q2 /Q3 /Q4 /Q5 /Q6 /Q7 A15A14 A13 0 0 0 0 A12 0 0 1 1 0 A11 0 10 1 0 A10A0 地址空间 0000H07FFH 0800H0FFFH 1000H17FFH 1800H1FFFH 2000H27FF
13、H 2800H2BFFH 2C00H2FFFH 00000000001 1111111111 00 1 1 1 1 01 1 1 0 1 0 000000000 1 1111111111下面方案的问题：1 地址不连续，驱动设计可能会比较麻烦；2 地址重复，浪费系统地址空间；3 不容易理解，实际上使用可能会有问题；5.16 某计算机系统的存储器地址空间为A8000HCFFFFH， ，若采用单片容量 芯片， 为 16K*1 位的 SRAM 芯片 ， （ 1） 系统存储容量为多少 ？ ） 系统存储容量为多少？ （ 2） 组成该存储系统共需该类芯片多少个？ ）组成该存储系统共需该类芯片多少个？（ 3）
14、 整个系统应分为多少个芯片组？ ）整个系统应分为多少个芯片组？（1）该计算机系统的存储器地址空间为A8000HCFFFFH，系统存储容量为：(D0000H-A8000H 8bit=28000H*8bit=160KB（ 2）单片容量为16K*1为的SRAM 芯片的存储容量为16Kbit=2KB 组成该存储系统共需该类芯片160KB/2KB=80 个 （3）题目未给出该系统的数据位宽为多少，此处设为8bit 位宽则每组芯片组需要8 个单片容量为 16K*1 为的 SRAM 芯片 所有整个系统应分为80/8=10 个芯片组。 5.17 由一个具有 8 个存储体的低位多体交叉存储体中， 个存储体的低位
15、多体交叉存储体中，如果处理器的访存地址为以下八进制值。求该存储器比单体存储器的平均访问速度提高多少（ 址为以下八进制值 。求该存储器比单体存储器的平均访问速度提高多少（ 忽 略初启时的延时）？ 略初启时的延时 ）？ （ 1） 10018， 10028， 10038， ， 11008 ） ， ， ， ， （ 2） 10028，10048， 10068， ， 12008 ） ， ， ， ， （ 3） 10038， 10068， 10118， ， 13008 ） ， ， ， ， 此处题目有误， 10018 应为 10018 ，依次类推 低位多体交叉存储体包含 8个存储体，故处理器每次可同时访问相邻8 个地址的数据 （1）访存地址为相邻地址，故存储器比单体存储器的平均访问速度提高8 倍； （2）访存地址为间隔 2 个地址，故存储器比单体存储器的平均访问速度提高4 倍； （3）访存地址为间隔 3个地址，但访存地址转换为十进制数为3、6、9、12、15、 18、 21、24、27，分别除 8 的余数为 3、6、1、4、7、2、5、0、3，故存储器比单体存储器的平均访问速度提高 8 倍（可能有误，不确定） 。