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1、项目题目 :实带进制的计数器姓名：院系：专业：学号：指导教师：综合成绩：完成时间 :2011年05月24日一、实验目的：掌握带进制的的计数器设计方法。掌握实现带计数、译码、显示功能数字系统架构方法。掌握 QUARTUS代码设计输入方法设计的全过程。学习在 Modelsim下使用 TestBench对设计进行功能与时序仿真。二、实验的硬件要求：EDA2000实验箱 2 、主芯片： EP1K1OTC100-3 3 、计算机与 QUARTUS软件三、实验原理：前面几个实验中， 计数最高值都受计数器输出位数的限制， 当位数改变时， 计数最高值也会发生改变。 如对于 8 位计数器， 其最高计数值为“ 1
2、1111111”， 即每计 255 个脉冲后就回到“ 00000000”； 而对于 16 位计数器， 其最高计数值为“ FFFFH”， 每计 65535 个时钟脉冲后就回到“ 0000H”。如果需要计数到某特定值时就回到初始计数状态， 则用以上程序就无法实现， 这就提出了设计某个进制的计数器的问题。 本例设计了一个六十进制的计数器， 为使该程序更具代表性，还增加了一些控制功能。一个同步清零、使能、同步预置数的六十进制计数器应具备的脚位有：时钟输入端：clk ；计数输出端：bcdi02.0, bcd13.0进位输入输出端：cin,co ；加载控制端：bcd1wr,bcd10wr ；加载数据输入：
3、datain3.0。；计数器是在数字系统中使用最多的时序电路，它不仅能用于对时钟脉冲计数，还可以用于分频， 定时，产生节拍脉冲和脉冲序列以及进行数字运算等。 计数器是一个典型的时序电路，分析计数器就能更好地了解时序电路的特性。计数器分同步计数器和异步计数器两种。所谓同步计数器，就是在时钟脉冲（计数脉冲）的控制下，构成计数器的各触发器状态同时发生变化的那一类计数器。1)六十进制计数器众所周知， 用一个 4 位二进制计数器可构成1 位十进制计数器， 而 2 位十进制计数器连接起来可以构成一个六十进制的计数器。六十进制计数器常用于时钟计数。一个六十进制计数器的外部端口示意图如图6.1 所示。在该六十
4、进制计数器的电路中，BCDLWR和 BCD10WR与 DATAIN配合，以实现对六十进制计数器的个位和十位值的预置操作。应注意，在对个位和十位进行预置操作时，DATAIN 输入端是公用的，因而个位和十位的预置操作必定要串行进行。利用VHDL语言描述六十进制计数器的程序如例所示。六十进制计数器外部端口示意图四、实验步骤：1、设计，如下：LIBRARY IEEE;ENTITY COUNTER60 ISPORT(CP: INSTD_LOGIC;BIN: OUT STD_LOGIC_VECTOR (5 DOWNTO 0);S: INSTD_LOGIC;CLR: INSTD_LOGIC;EC: INST
5、D_LOGIC;CY60: OUT STD_LOGIC );END COUNTER60;ARCHITECTURE RTL OF COUNTER60 ISSIGNAL Q : STD_LOGIC_VECTOR (5 DOWNTO 0) ;SIGNAL RST, DL Y : STD_LOGIC;BEGINPROCESS (CP,RST)BEGINIF RST = 1 THENQ = 000000;ELSIF CPEVENT AND CP = 1 THENDLY = Q(5);IF EC = 1 THENQ = Q+1;END IF;END IF;END PROCESS;CY60 = NOT Q(
6、5) AND DLY;RST = 1 WHEN Q=60 OR CLR=1 ELSE0;BIN = Q WHEN S = 1 ELSE000000;END RTL ;2、编译，结果如下图所示：3、仿真结果如下图：五、实验总结与分析在刚刚接触 QuartusII 软件的时候不知道怎么操作，在老师和同学的指导下逐步对它有了进一步的了解。感悟有：对书上原有的程序原搬不动的炒上去然后再编译的时候出毛病不知道怎么改错，在老师同学帮助下我慢慢发现了许多的符号和字母出毛病，在编译的时候QuartusII 软件也会提示错误。标点符号和字母是最容易出错的地方，下次设计时不能马虎！六、参考资料： EDA技术与实验 - 陈立万数字电路 - 陈立万七、小组验收记录及评价