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1、SPI总线规范SPI是英文Serial PeripheralIn terface的缩写，中文意思是串行外围设备接口，SPI是Motorola 公司推出的一种同步串行通讯方式，是一种三线同步 总线，因其硬件功能很强，与 SPI有关的软件就相当简单，使CPU有更多的时间处理其他事务。SPI概述SPI :高速同步串行口。 34线接口，收发独立、可同步进行SPI，是英语 Serial Peripheral in terface 的缩写，顾名思义就是串 行外围设备接口。是 Motorola 首先在其MC68HCXX 系列处理器上定义的。PI接口主要应用在 EEPROM , FLASH，实时时钟，AD转换
2、器，还有数字信号 处理器和数字信号解码器之间。 SPI ,是一种高速的，全双工，同步的通信总线 并且在芯片的管脚上只占用四根线，节约了芯片的管脚，同时为PCB的布局上节省空间，提供方便，正是出于这种简单易用的特性， 现在越来越多的芯片集成 了这种通信协议，比如 AT91RM9200.SPI总线系统是一种同步串行外设接口，它可以使MCU与各种外围设备以串行方式进行通信以交换信息。外围设置FLASHRAM、网络控制器、LCI显示驱动器、A/D转换器和MCU等。SPI总线系统可直接与各个厂家生产的多 种标准外围器件直接接口，该接口一般使用4条线：串行时钟线（SCK ）、主机输入/从机输出数据线 MI
3、SO、主机输出/从机输入数据线 MOSI和低电平有 效的从机选择线 SS（有的SPI接口芯片带有中断信号线INT或INT、有的SF 接口芯片没有主机输出/从机输入数据线 MOSI）。SPI的通信原理很简单，它以主从方式工作，这种模式通常有一个主设 备和一个或多个从设备，需要至少 4根线，事实上3根也可以（单向传输时） 也是所有基于SPI的设备共有的，它们是SDI （数据输入），SDO （数据输出） SCK （时钟），CS （片选）。（1）SDO -主设备数据输出，从设备数据输入（2）SDI -主设备数据输入，从设备数据输出（3）SCLK -时钟信号，由主设备产生（4）CS -从设备使能信号，由
4、主设备控制其中CS是控制芯片是否被选中的，也就是说只有片选信号为预先规定 的使能信号时（高电位或低电位），对此芯片的操作才有效。这就允许在同一总 时钟线存在的原因，由SCK提供时钟脉冲，SDI , SDO则基于此脉冲完成数据 传输。数据输出通过 SDO线，数据在时钟上升沿或下降沿时改变， 在紧接着的 下降沿或上升沿被读取。 完成一位数据传输，输入也使用同样原理。 这样，在至 少8次时钟信号的改变（上沿和下沿为一次），就可以完成 8位数据的传输。要注意的是，SCK信号线只由主设备控制，从设备不能控制信号线。 同样，在一个基于 SPI的设备中，至少有一个主控设备。这样传输的特点：这 样的传输方式有
5、一个优点， 与普通的串行通讯不同，普通的串行通讯一次连续传 送至少8位数据，而SPI允许数据一位一位的传送，甚至允许暂停，因为 SC时钟线由主控设备控制，当没有时钟跳变时，从设备不采集或传送数据。也就是 说，主设备通过对 SCK时钟线的控制可以完成对通讯的控制。SPI还是一个数据交换协议：因为SPI的数据输入和输出线独立，所以允许同时完成数据的输 入和输出。不同的SPI设备的实现方式不尽相同，主要是数据改变和采集的时 间不同，在时钟信号上沿或下沿采集有不同定义，具体请参考相关器件的文档在点对点的通信中，SPI接口不需要进行寻址操作，且为全双工通信 显得简单高效。在多个从设备的系统中，每个从设备
6、需要独立的使能信号，硬件 上比I2C系统要稍微复杂一些。最后，SPI接口的一个缺点：没有指定的流控制，没有应答机制确认是否接收到数据。AT91RM9200 的SPI接口主要由4个引脚构成：SPICLK、MOSI、 MISO 及/SS，其中SPICLK 是整个SPI总线的公用时钟， MOSI、MISO 作 为主机，从机的输入输出的标志，MOSI是主机的输出，从机的输入，MISO是主机的输入，从机的输出。/SS是从机的标志管脚，在互相通信的两个SPI总线的器件，/SS管脚的电平低的是从机，相反/SS管脚的电平高的是主机。 在一个SPI通信系统中，必须有主机。SPI总线可以配置成单主单从，单主多从，
7、互为主从。SPI的片选可以扩充选择 16个外设，这时PCS输出二NPCS,说NPCS 03接4-16译码器,这个译码器是需要外接 4-16译码器，译码器的输入为I PCS03，输出用于16个外设的选择。同步外设接口 （SPI）是由摩托罗拉公司开发的全双工同步串行总线，该总线 大量用在与EEPROM、ADC、FRAM和显示驱动器之类的慢速外设器件通信。SPI （ Serial Peripheral In terface ）是一种串行同步通讯协议，由一个 主设备和一个或多个从设备组成，主设备启动一个与从设备的同步通讯，从而完成数据的交换。SPI接口由SDI （串行数据输入），SDO （串行数据输出
8、）， SCK （串行移位时钟），CS （从使能信号）四种信号构成，CS决定了唯一的与主设备通信的从设备，如没有 CS信号，则只能存在一个从设备，主设备通SPI通信该总线通信基于主-从配置。它有以下4个信号:MOSI:主出/从入MISO:主入/从出SCK:串行时钟SS:从属选择芯片上 从属选择” （slave-select）的引脚数决定了可连到总线上的器件数量。在SPI传输中，数据是同步进行发送和接收的。数据传输的时钟基于来 自主处理器的时钟脉冲，摩托罗拉没有定义任何通用SPI的时钟规范。然而，最常用的时钟设置基于时钟极性 （CPOL）和时钟相位（CPHA）两个参数，CPOL 定义SPI串行时钟
9、的活动状态，而 CPHA定义相对于SO-数据位的时钟相位。CPOL和CPHA的设置决定了数据取样的时钟沿。数据方向和通信速度SPI传输串行数据时首先传输最高位。波特率可以高达 5Mbps，具体速 度大小取决于SPI硬件。例如，Xicor公司的SPI串行器件传输速度能达到 5M Hz。SPI总线接口及时序SPI总线包括1根串行同步时钟信号线以及 2根数据线。SPI模块为了和外设进行数据交换， 根据外设工作要求，其输出串行同步时钟极 性和相位可以进行配置， 时钟极性（CPOL ）对传输协议没有重大的影响。如果CPOL=0，串行同步时钟的空闲状态为低电平；如果CPOL=1，串行同步时钟的空闲状态为高
10、电平。时钟相位（CPHA）能够配置用于选择两种不同的传输协议之一进行数据传输。如果 CPHA=0，在串行同步时钟的第一个跳变沿（上 升或下降）数据被采样；如果 CPHA=1，在串行同步时钟的第二个跳变沿（上 升或下降）数据被采样。SPI主模块和与之通信的外设音时钟相位和极性应该一 致。SPI接口时序如图3、图4所示。SCK.VyjlJL1乂 MSHMSBSCMCPOL I)S( K( POI mMis)SCK . ! .2SCKMJJ? SCKMI期8xzOc二xro)CZ3C 二 X3 CPHA=0时SPI总线数据传输时序图4 CPHA=1时SP!总线数据传输时序SPI是一个环形总线结构，由
11、ss (cs )、sck、sdi、sdo构成，其时序其 实很简单，主要是在sck的控制下，两个双向移位寄存器进行数据交换。假设下面的8位寄存器装的是待发送的数据10101010 ，上升沿发送、下降沿接收、高位先发送。那么第一个上升沿来的时候数据将会是sdo=1 ;寄存器=0101010x 。下降沿到来的时候，sdi上的电平将所存到寄存器中去，那么这时寄存器=010110sdi，这样在8个时钟脉冲以后，两个寄存器的内容互相交换一次。这样就完 成里一个spi时序。例子：假设主机和从机初始化就绪：并且主机的sbuff=0xaa ，从机的sbuff=x55，下面将分步对spi的8个时钟周期的数据情况演
12、示一遍：假设上升沿发送 数据1010100101010100100101010110101001上0x1xp01010110101001下0011210101001010110上0x1x210101001010110下0110301010 010101 101上1 x0x301010 010101 101下100141010 010101 1010上0x1x41010 010101 1010下01105010 010101 10101上1 x0x5010 010101 10101下1001610010101101010下0110700101011010101|上1 x0x70010101101
13、0101下1001801010110101010上0x1x8010101101010L0下0110这样就完成了两个寄存器 8位的交换，上面的上表示上升沿、下表示下降 沿，sdi、sdo相对于主机而言的。其中ss引脚作为主机的时候，从机可以把它 拉底被动选为从机，作为从机的是时候，可以作为片选脚用。根据以上分析，-个完整的传送周期是16位，即两个字节，因为，首先主机要发送命令过去，然后从机根据主机的名准备数据，主机在下一个8位时钟周期才把数据读回来SPI总线是Motorola 公司推出的三线同步接口，同步串行3线方式进行通信：一条时钟线SCK，一条数据输入线 MOSI，条数据输出线 MISO;用
14、于 CPU与各种外围器件进行全双工、同步串行通讯。SPI主要特点有：可以同时发出和接收串行数据；可以当作主机或从机工作；提供频率可编程时钟；发送结束中 断标志;写冲突保护；总线竞争保护等。图3示出SPI总线工作的四种方式，其 中使用的最为广泛的是 SPI0和SPI3方式（实线表示）:图2 SPI总线四种工作方式步时钟的空闲状态为高电平。时钟相位（CPHA ）能够配置用于选择两种不同的传输协议之一进行数据传输。如果CPHA=0，在串行同步时钟的第一个跳变沿（上升或下降）数据被采样；如果 CPHA=1，在串行同步时钟的第二个跳变沿 （上升或下降）数据被采样。SPI主模块和与之通信的外设音时钟相位和
15、极性应 该一致。SPI接口时序如图3、图4所示。二，.SPI功能模块的设计根据功能定义及SPI的工作原理，将整个IP Core分为8个子模块：uC 接口模块、时钟分频模块、发送数据 FIFO模块、接收数据FIFO模块、状态机 模块、发送数据逻辑模块、接收数据逻辑模块以及中断形式模块。深入分析SPI的四种传输协议可以发现，根据一种协议，只要对串行同步时钟进行转换，就能得到其余的三种协议。 为了简化设计规定，如果要连续传输多个数据，在两个数据传输之间插入一个串行时钟的空闲等待，这样状态机只需两种状态（空闲和工作）就能正确工作。SPI协议举例SPI是一个环形总线结构，由 ss （ cs ）、sck、
16、sdi、sdo构成，其时 序其实很简单，主要是在 sck的控制下，两个双向移位寄存器进行数据交换。假设下面的8位寄存器装的是待发送的数据 10101010 ，上升沿发送 下降沿接收、高位先发送。那么第一个上升沿来的时候数据将会是sdo=1 ;寄存器中的10101010左移一位，后面补入送来的一位未知数x，成了 0101010x 。下降沿到来的时候，sdi上的电平将锁存到寄存器中去，那么这时寄存器=0101010sdi ，这样在8个时钟脉冲以后，两个寄存器的内容互相交换一次。这样就完成里一个 spi时序。举例：假设主机和从机初始化就绪：并且主机的 sbuff=0xaa ，从机的sbu =0x55
17、 ，下面将分步对spi的8个时钟周期的数据情况演示一遍：假设上升沿发 送数据这样就完成了两个寄存器 8位的交换，上面的上表示上升沿、下表示 下降沿，sdi、sdo相对于主机而言的。其中ss引脚作为主机的时候，从机可以 把它拉底被动选为从机，作为从机的是时候，可以作为片选脚用。根据以上分析 一个完整的传送周期是16位，即两个字节，因为，首先主机要发送命令过去， 然后从机根据主机的命令准备数据，主机在下一个8位时钟周期才把数据读回标志；写冲突保护；总线竞争保护等。下图示出 SPI总线工作的四种方式，其中 使用的最为广泛的是 SPI0和SPI3方式（实线表示）:SPI总线四种工作方式 SPI模块为了
18、和外设进行数据交换，根据外设 工作要求，其输出串行同步时钟极性和相位可以进行配置，时钟极性（CPOL）对传输协议没有重大的影响。如果CPOL=0，串行同步时钟的空闲状态为低电平；如果CPOL=1，串行同步时钟的空闲状态为高电平。时钟相位（ CPHA 能够配置用于选择两种不同的传输协议之一进行数据传输。如果CPHA=0，在串行同步时钟的第一个跳变沿（上升或下降）数据被采样；如果 CPHA=1，在 串行同步时钟的第二个跳变沿 （上升或下降）数据被采样。SPI主模块和与之通 信的外设备时钟相位和极性应该一致。SPI总线包括1根串行同步时钟信号线以及 2根数据线。SPI模块为了和外设进行数据交换， 根
19、据外设工作要求，其输出串行同 步时钟极性和相位可以进行配置，时钟极性（CPOL ）对传输协议没有重大的影响。如果CPOL=0，串行同步时钟的空闲状态为低电平；如果 CPOL=1，串彳 同步时钟的空闲状态为高电平。时钟相位（CPHA）能够配置用于选择两种不同的传输协议之一进行数据传输。如果CPHA=0，在串行同步时钟的第一个跳变沿（上升或下降）数据被采样；如果 CPHA=1，在串行同步时钟的第二个跳变 沿（上升或下降）数据被采样。SPI主模块和与之通信的外设音时钟相位和极性 应该一致。SPI接口时序如图3、图4所示。补充：上文中最后一句话：SPI主模块和与之通信的外设备时钟相位和极性应 该一致。
20、个人理解这句话有 2层意思：其一，主设备 SPI时钟和极性的配置应 该由外设来决定；其二，二者的配置应该保持一致，即主设备的SDO同从设备的SDO配置一致，主设备的 SDI同从设备的SDI配置一致。因为主从设备是 在SCLK的控制下，同时发送和接收数据，并通过 2个双向移位寄存器来交换 数据。工作原理演示如下图：上升沿主机SDO发送数据1，同时从设备SDO发送数据0;紧接着 在SCLK的下降沿的时候从设备的 SDI接收到了主机发送过来的数据 1，同时 主机也接收到了从设备发送过来的数据 0.SPI协议心得SPI接口时钟配置心得：在主设备这边配置 SPI接口时钟的时候一定要弄清楚从设备的时钟要
21、求，因为主设备这边的时钟极性和相位都是以从设备为基准的。因此在时钟极性 主设备这边SPI时钟极性的配置（即 SDO的配置）跟从设备的 SDI接收数据 的极性是相反的，跟从设备 SDO发送数据的极性是相同的。下面这段话是 Sy hip Wlan8100 Module Spec上说的，充分说明了时钟极性是如何配置的：The 81xx module will always in put data bits at the rising edge of the clock, and the host will always output data bits on t he falling edge of
22、 the clock.意思是：主设备在时钟的下降沿发送数据，从设备在时钟的上升沿接收数据。因此主设备这边 SPI时钟极性应该配置为下降沿有效。又如，下面这段话是摘自LCD Driver IC SSD1289 :SDI is shifted in to 8-bit shift register on every risi ng edg e of SCK in the order of data bit 7, data bit 6 databit 0.意思是：从设备SSD1289在时钟的上升沿接收数据，而且是按照从 高位到地位的顺序接收数据的。因此主设备的 SPI时钟极性同样应该配置为下 降沿有效。时钟极性和相位配置正确后，数据才能够被准确的发送和接收。因此应该对照从设备的SPI接口时序或者Spec文档说明来正确配置主设备的时钟。