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1、第一题：普通触发器LIBRARY IEEE;USE IEEE.STD LOGIC 1164.ALL; ENTITY Dchu IS PORT (CLK,D:IN STD_LOGIC;Q:OUT STD_LOGIC);END;ARCHITECTURE FFQ OF Dchu ISSIGNAL Q1:STD_LOGIC;BEGINPROCESS (CLK,Q1)BEGINIF CLKEVENT AND CLK=T THENQ1=D;END IF;END PROCESS;Q D Q Q ENACLR第二题：异步清零触发器LIBRARY IEEE;USE IEEE.STD LOGIC 1164.ALL
2、; ENTITY Dchu ISPORT (CLK,D:IN STD_LOGIC;Q:OUT STD_LOGIC;ACLKJN STD_LOGIC);END;ARCHITECTURE FFQ OF Dchu ISSIGNAL Q1:STD_LOGIC;BEGINPROCESS (ACLK,CLK,Q1)BEGINIF ACLK=1THENQ1=,0：ELSIF CLKEVENT AND CLK=T THENQ1=D;END IF;END PROCESS;Q=Q1;END FFQ;CLKACLKf第三题：同步清零触发器LIBRARY IEEE;USE IEEE.STD LOGIC 1164.AL
3、L; ENTITY Dchu ISPORT (CLK,D:IN STD_LOGIC;Q:OUT STD_LOGIC;SCLK:IN STD_LOGIC);END;ARCHITECTURE FFQ OF Dchu ISSIGNAL Q1:STD_LOGIC;BEGINPROCESS (SCLK,CLK,Q1) BEGINIF CLKEVENT AND CLK= THENIFSCLK=1THENQ1v=O;ELSEQ1=D;END IF;END IF;END PROCESS;Q=Q1;END FFQ;第四题：异步置位apreLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.
4、ALL;ENTITY Dchu ISPORT(CLK: IN STD_LOGIC;D: IN STD_LOGIC;Q:OUT STD_LOGIC;APRE:IN STD_LOGIC)；END;ARCHITECTURE FFQ OF Dchu ISSIGNAL Q1:STD_LOGIC;BEGINPROCESS (APRE,CLK,Q1)BEGINIF APRE=TTHEN Q1v=T;ELSIF CLKEVENT AND CLK=11 THENQ1=D;END IF;END PROCESS;Q第五题：同步置位spreLIBRARY IEEE;USE IEEE.STD LOGIC 1164.AL
5、L;ENTITY Dchu ISPORT(CLK: IN STD_LOGIC;D: IN STD_LOGIC;Q:OUT STD_LOGIC;SPRE:IN STD_LOGIC)；END;ARCHITECTURE FFQ OF Dchu ISSIGNAL Q1:STD_LOGIC;BEGINPROCESS (SPRE,CLK,Q1)BEGINIF CLKEVENT AND CLK=*1 THENIFSPRE=TTHENQ1=f1：ELSEQ1=D;END IF;END IF;END PROCESS;Q=Q1;END FFQ;第六题：异步清零，异步置位LIBRARY IEEE;USE IEEE.
6、STD LOGIC 1164.ALL;ENTITY Dchu ISPORT(CLK: INSTD_LOGIC;ACLR: INSTD_LOGIC;APRE: INSTD_LOGIC;D: INSTD_LOGIC;Q :OUT STD_LOGIC)；END;ARCHITECTURE FFQ OF Dchu ISSIGNAL Q1:STD_LOGIC;BEGINPROCESS (APRE,ACLR,CLK,Q1) BEGINIF ACLR=TTHENQ1=0;ELSIF APRE=1, THENQ1v=T;ELSIF CLKEVENT AND CLK=1 THENQ1=D;END IF;END P
7、ROCESS;QAPREDlCLKI第七题：同步使能LIBRARY IEEE;USE IEEE.STD LOGIC 1164.ALL;ENTITY Dchu ISPORT(CLK:INSTD_LOGIC;D:INSTD_LOGIC;Q:OUT STD_LOGIC;EN:INSTD_LOGIC)；END;ARCHITECTURE FFQ OF Dchu ISSIGNAL Q1:STD_LOGIC;BEGINPROCESS (EN,CLK,Q1)BEGINIF CLKEVENT AND CLK= THENIFEN=1THENQ1=D;END IF;END IF;END PROCESS;Q=CLK
8、IENI-ppOLE第八题：异步清零，置位，同步使能LIBRARY IEEE;USE IEEE.STD LOGIC 1164.ALL;ENTITY Dchu ISPORT(CLKIN STD_LOGIC;ENIN STD_LOGIC;ACLRIN STD_LOGIC;APREIN STD_LOGIC;IN STD_LOGIC;Q OUT STD LOGIC)；END;ARCHITECTURE FFQ OF Dchu ISSIGNAL Q1:STD_LOGIC;BEGINPROCESS (APRE,ACLR,EN,CLK,Q1) BEGINIF ACLR=1THENQ1v=O;ELSIF APRE=1THENQ1v=T;ELSIF CLKEVENT AND CLK=f1 THENIFEN=TTHENQ1=D;END IF;END IF;END PROCESS;QAPRE I3DCLKICL%