Altium-Designer-中-DDRII-SDRAM-的等长布线.docx

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1、viatuzi 当前离线 帖子155精华2积分667阅读权限20在线时间55小时注册时间2010-7-13最后登录2011-5-17E帖子:155 积分:667 & 专家等级Altium Designer 中 DDRII SDRAM 的等长布线刷新 我要回复 我要发帖 此贴已结（0） 25回复/ 1436查看 返回列表12下一页发短消息加为好友viatuzi发表于2011-1-24 23:30 |只看该作者 回复 引用 订阅 报告 收藏 分享 评 分打印楼主：Altium Designer 中 DDRII SDRAM 的等长布线 如图所示本帖最后由 viatuzi于2011-1-25 00:0

2、0编辑如图所示，以 ARM , DSP等SOC为核心的电子系统中，经常存在两片或者以上的 DDR/DDRII SDRAM 。考虑到 DDR/DDRII SDRAM 的运行频率一般都比较高，在做 PCB layout的时候需要等长布线来保证DDR/DDRII SDRAM的读写时序。对于包含两片及以上 DDR/DDRII SDRAM 的系统，这里要求的等长布线有两层含义。拿 ADDRESS信号来讲，第一层含义要求从SOC的某一个 ADDRESS的pad到每一块儿DDR/DDRII SDRAM 对应的pad之间的长度要相等（A+B = A+C ）,第二层含义要 求SOC的所有ADDRESS的pad到

3、对应DDR/DDRII SDRAM 的pad之间的长度要相 等（所有的A+B =所有的A+C）。但在 Altium Designer 中，SOC 的某一 ADDRESS pad 与对应 DDR/DDRII SDRAM 的 pad之间的网络定义是唯一的（也就是A, B, C拥有同样的网络名称），网络的长度定义为（A+B+C ）,无法准确知道 A, B和C的长度。那如何在 Altium Designer中实 现DDR/DDRII SDRAM 的等长布线呢？下面以一个项目中 DRAM_A0 A3四根信号线的等长设计为例，介绍在 Altium Designer中实现 DDRII SDRAM 的等长布线

4、。 U23为CPU , U7和U8为两片 DDRII SDRAM。DRAM_A0 A3 为低四位地址信号。ddr_dengchang1.png （6.21 KB）下载次数:5I 贴率2011-1-25 00:0088%DDR 1seerO-LE?DDR2分享本文到：.AT长期承接 FPGA 设计(verilog ); PCB layout (AD6/PADs/ALLEGRO );站内消息联系模块电源常见故障分析免费下载！广州金升阳科技有限公司LED驱动器诀窍和技巧网上资源下载吉时利最新技术资料下载参加技术研讨会，赢取千元数码产品发短消息加为好友viatuzi 当前离线 viatuzi发表于20

5、11-1-24 23:46 |只看该作者回复引用评分报告返回版帖子面TOP155得分：0精华2楼：2下面以一个项目中DRAM_A0 A3四根信号线的等长设计为例，介绍在积分 Altium Designer中实现 DDRII SDRAM 的等长布线。U23为CPU, U7和U8667 为两片 DDRII SDRAM 。DRAM_A0 A3 为低四位地址信号。阅读权限 ddr_dengchang2.png (153.02 KB)20下载次数:7在线日间 2011-1-24 23:4655小时注册时间2010-7-13长期承接 FPGA 设计(verilog); PCB layout (AD6/PA

6、Ds/ALLEGRO );站内消息联系发短消息viatuzi发表于 2011-1-24 23:46 |只看该作者回复引用评分报告返回版面加为好友 TOP最后登录2011-5-17帖子:155积分:667viatuzi当得分：0155在From-To Editor中，选择 DRAM_A0 ,则可以看到 DRAM_A0 这个网络上有三个精华前离线3楼:,在 From-To Editor 中定义 DRAM_A0 A3 的 From To。节点。分别是 U23-N12, U7-8和U8-8。在节点列表里选中 U23-N12和U7-M8 ,然后2点击按钮 Add From To DRAM_A0 ( U7

7、-M8 : U23-N12),生成 DRAM_A0 的第一个积分 From-To。然后按同样的方法生成第二个 From To, U23-N12和U8-M8。(如面两个 667图所示)阅读权限后面就按照同样的步骤，依次生成DRAM_A1A3的From To。20 ddr_dengchang3.png (374.07 KB)在线时间下载次数：1055 小时 2011-1-24 23:46201最后登录-7-13 2011-5-1立而 丽|7除孤J了应用犷若除。缩池展川一一 一二一 .三L 一 一 一一 . 一一一3 Nodes on Net I4ghljghtftd)名赛s 类型U23-N1ZCc

8、trnpenen LoadU8-M8Componen LoadU7-MBComponen Load网第L拓扑节点蹈DRAM_A5Short&s 3OmilRAM一贴Shorten 3Orn ilDRAM_A4Short&s 3OmilDMM学Shortes 3221Q1DRAM.A2Shcrtes 321282DRAM_A1Shorten 32254.7DRAM_A0Shorters 322SZ&:DRAM1 CLK PShortes 3Om il1 _ _ ._ _ _372 Nets High! ghted)l 二2 From-Tcs on Net (2 4ghJighted)从焊盘到提盘

9、网给潞线U7-WEU23N12Idram.AOq1944 29SnUS-MSU23-N1ZDRAM.RDL x砌 产生o * Add Fern To DRAMM (US-ME : U冰 12长期承接 FPGA 设计(verilog ); PCB layout (AD6/PADs/ALLEGRO );站内消息联系viatuzi发表于2011-1-24 23:47 |只看该作者回复 引用评分报告返回版面发短消息加为好友viatuzi前离线 帖子TOP得分：04楼：一，添力口 From To 类 DRAM_ADD在From To Classes中，添加一个新的名字为DRAM_ADD 的类，然后将15

10、5精华DRAM_A0 A3所有的From To都添加到这个类里。如下图所示:ddr_dengchang4.png (245.73 KB)下载次数:82积分2011-1-24 23:47最后登录2011-5-1720在线时间55小时注册时间2010-7-13帖子:155积分:667专家等级667阅读权限长期承接 FPGA 设计(verilog ) ; PCB layout (AD6/PADs/ALLEGRO );站内消息联系发短消息 viatuzi发表于2011-1-24 23:47 |只看该作者回复引用评分报告返回版 加为好友面TOPviatuzi当得分：0前离线 5楼：帖子 三，找出最长的走

11、线，作为等长布线的基准线。155首先列出DRAM_A0 A3 各net的长度和所有 From To的长度。找到最长的精华 From To的长度-1944mil (为了方便计算，取整数)，以及对应的net -2DRAM_A0 -的长度2263mil和另外一个From To的长度1587mil。最后根据积分这三个长度确定出 ADDRESS net的等长布线的基准。667 L = 2263 + (1944 - 1587) = 2620 mil。阅读权限 ddr_dengchang5.png (157.65 KB)20 下载次数:6在线时间 2011-1-24 23:4755小时注册时间Sbortss

12、t2210 34筛11DRAM_AShortest 312010-7-13最后登录DRAM _A1Shortest32254.701 milDRAM_AQShortest32252,&4&mil2011-5-17园k博盘到焊盘因结路线U7-N2DRAM A31673 609mH ；J23-M16U&N2DRAM A31814671 mil1匕=II到焊盘网络路线U7-M7U23-M18DRAM_A21 7眦 WmM帖子：155积分：667U2M1M幅一US-W7DRAM_A2至礁盘网络1533.&6inil路跳U7-M3U23-L1 iDRAM_A1U2L13U8-M3DRAM_A11&40.

13、Z53mil专家等级：2 Fram-Tos on Na (0 Highlighted)从焊盘到焊盘网络路线U7-W&U23-N12DRAM。1944 28milU23N12DRAMAOII- l-larrir al 1 mgm J 1 11评分次数我很赞同威望+ 1aa52wh长期承接 FPGA 设计(verilog ) ; PCB layout (AD6/PADs/ALLEGRO );站内消息联系发短消 viatuzi发表于2011-1-24 23:48 |只看该作者 回复 引用 评分 报告 返回版面息TOP加为好得分：0友6楼：viatuzi本帖最后由 viatuzi 于 2011-1-2

14、4 23:52 编辑当前离线 四，使用网络等长调节命令，在DRAM_A0的U8-M8到U23-N12的From To (两帖子 个From To的较短者)上，调整 DRAM_A0的net长度为2620mil155 ddr_dengchang10.png (38.04 KB)精华 下载次数:222011-1-24 23:52积分667阅读权 限20 在线时间0旧*5口DHAM_A13Zb 式igl口 R加工ahodesta口 am32303l.3rni3(knd1DRAM.AfiawdnlaOfFld0包山;1丁OfTii白3L岫dhortiJ0(hrri,3 乂本物 M X 旭叼55Ccrnp

15、ciwm id* Lcmh#55时小l：l MH3m同用空陇U7-M&U21-H12 DFUM_AD注册时长期承接 FPGA 设计(verilog ); PCB layout (AD6/PADs/ALLEGRO );间站内消息联系2010-713最后登 录2011-5-17Z1帖子155积分667&专家等发短消息加为好友 aa52wh发表于2011-1-24 23:52 |只看该作者 回复引用评分报告返回版面 aa52w TOP h 当得分：0前离7楼：线 猛，厉害帖子2精华0积分6阅读权限10在线时间0 小 时注册 时间2011-1-24最后 登录2011-1-241帖子：2积分：6Q专家发

16、短 viatuzi发表于2011-1-24 23:52 |只看该作者回复引用评分报告返回版面 消息 TOP加为得分：0好友8楼：viatuzi 本帖最后由 viatuzi 于 2011-1-24 23:54 编辑当前离线 五，DRAM_A1 A3 的net长度调整帖子 DRAM_A1 的两个From To的长度分别是 1840mil和1689mil , net长度为2255mil。 155 首先在 DRAM_A1的公共部分(A)上，调整net长度为2359mil(2255 + 1944 -1840)。 精华 然后在较短的 From To (1689mil )上，调整 net长度为 2510mi

17、l 1944 - (1944 - 1840 2+ 1689) + 2359 积分 按照同样的方法完成 DRAMA2 A3的长度调整。667 ddr_dengchang6.png (245.77 KB)阅读下载次数：720掰络拓扑节.路统在线DRAMA6ShortestOmit时间DMM_A5ShortestmOmil55小口 RAM_A4Shortest3Omil时DRAMJ3Shortes-t3221Q.343mil注册DRAM_A2Shortest32126.226ml 1DRAM_A1:Shortesf32359milI.空|HJDRAM_AOShortest32616.C75mil20

18、10-DRAMi_CLK_PShortest3Omil7-133 Nodes on Net (D Fbghlighted)取 M名称层登录U23-L13CQmpo-nent Side L口日d2011-5：U8*M3Component Side Load-17K1U7-M3Component Side LoadJ AddFrom Tq帖子:2 Frum-Tos on Net ( Highlighted)155和公从焊姆到岸然网络路线刀 ：U7-M3U2L13DRAM_A11793.71 mi5667U23-L138M3DRAMA11944 552iril权 PM 2011-1-24 23:52

19、ddr_dengchang7.png (251.45 KB)下载次数：72011-1-24 23:52372 H由 0 JigHigntF)品拓扑节.；路线ShortestWOmilDRiM_A53UmilDRAM AAShortest3OmitDRAM_A3Shortest3221。343mliDRAM _A23haded32120220111 DRAM_A11 Shortest32fi2Qmrl1 -DRAMShortest32620mdDRAM1_CLK_P3 卜 adHtrt3Omilw2=iui-7u# ti i Net (0 Fly illyHfed】长期承接 FPGA 设计(ve

20、rilog ); PCB layout (AD6/PADs/ALLEGRO );站内消息联系发短消息加为好友viatuzi 当前离线帖子155精华viatuzi发表于2011-1-24 23:53 |只看该作者 回复 引用 评分 报告 返回2版面TOP积分得分：06679 楼：阅读权限六：最后结果20每个From To的长度都约等于1944mil ,实现了等长布线。(略微存在的差异在线时间是由于取整实际的走线长度造成的)55 小时 ddr_dengchang9.png (133.13 KB)注册时间下载次数:42010-7-132011-1-24 23:53最后登录2011-5-17FPGA

21、设计(verilog ) ; PCB layout (AD6/PADs/ALLEGRO );667阅读权限20在线时间55小时注册时间2010-7-13最后登录viatuzi发表于2011-1-24 23:55 |只看该作者 回复 引用 评分 报告 返 回版面TOP得分：010楼：七,DRC规则设定针对前面定义的 DRAM_ADD class，做DRC参数设定，主要是布线长度。到此等长布线即宣告完成。从焊盘到焊盘网络幅线U23-M16|lJ7-IN20RMA31W4.2S7miU&-N2DRAM,A31&43.328mil2 Fnorn*Tas onNd (0%亦i冉地M焊盘到焊盘网络，,路线U2%M18DRAM._A21943 一7注ei IU23-M13U8-M7DRAM_A21944 471 mil队瘴盘F国脚盘向络/路选UM3U2+L13DRAM A11944.71 milMM3- -1- - Jr -jp- - JDRAMAt1944.552mil从麻到惇盘I网珞U7-M3U23-N12DRAM_AJD1944.293mi1us-MaU29M12DRAM1944 342mil长期承接帖子:155积分：667站内消息联系发短消息加为好友viatuzi当前离线帖子155精华2积分2011-5-17帖子:155 积分：667 &专家等级