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1、（档案管理）ASE设计档案规范说明20XX年XX月多年的企业咨询豉问经验.经过实战验证可以落地机行的卓越管理方案，值得您下载拥有Aptix-SystemExplorer 鼓:言B案祝僦潘i明本文件旨在茨明 Aptix-SystemExplorer段:言B案(design巾les)之基本资讯，言青向CIC中言院如S服矜者群余田1*。第壹段言常案规靶叙述段言常案的结情 以及其注意重黑占，吉青使用者矜必遵循适些祝靶来撰嘉各位的段言常案；第二参考靶例提供壹段言常案之If除靶例，以供各位参考。壹、IStHW案规M (DesignFileGuideline) :使用CIC所提供之Aptix-SystemE
2、xplorerMP4CF服8F畤，使用者所上伸之意:言十才常案需遵守壹定的格式。在目前 CIC 的祝10下，常使用 Aptix-SystemExplorer 来迤行 In-Circuitemulationflow 畤，使用者可符候#之电路放在 MP4CF的FPGA模 黜内，若ft路1S言十谩大，可由黑K FPGA壹起来完成IgfS路行快速Si型硬H 仿真(emulation)。爵隹型硬I!仿真畤，可由Agilent16702B Hit分析倭G青参考 16702B使用手册)的PatternGen模黜来送入测副前序t 或由分析倭模黜来 量取仿路之反鹰孔虢。常重路段言十尚未成熟，僮有部分模黜已完成1
3、8路言十，其绘模黜仍悬行悬描述、不可合成之P皆段畤，或是重路段言十谩大，MP4CF之FPGA模黜瓢法完全容纳，而需要以模黜悬罩位迤行18路畤，能够使用 MVPflow(ModuleVerificationPlatform) 之 HW/SW 曲同爆寇功能来先行爆灌 部分模黜的功能。接下来，本文符之上雨槿状况整合，统壹分成软醴模SOS言十EMj及硬醴模SOStH品境以方便茨:明HDL程式（M分使用MVPflow 来加速模SK畤，使用者需自行符雷路IS言十的（partition）悬fd1模SS及硬醴模SOH大段言十11瑰。其中fd1模SOStHM现的HDLcode 在 MP4CF 平台中 1r在 S
4、unBlade1000（吉青参考 Aptix-SystemExplorer 硬醴资料文件）主械上以虑理器软H逋算的方式来模SKSiS言十显瑰中的轩I虢；而硬醴模SOS言十显现即舔圣谩合成、程式化的勤作，下载到 FPGA内以硬H言十算的方式 迤行模SS,以减1ft主械言十算的戴；造雨者之IW的轩序01喘墨由MVP之硬醴模黜作悬潢通介面，如下BI壹所示。BI壹、透由MVP作HW/SW曲同加速模SK示意H由之上可知，emulationflow 畤，只有用到 MP4CF的硬醴模3K功能。因悬典 MVPflow 在同壹他I平台架#1上，所以也可套用 MVP的资源，由SunBlade1000 灌送测就轩1
5、虢迤行瞬1邕emulationflow的结果互相比封参考，所以emulationflow 所使用的槽案结横是MVPflow槽案结情的子集合。故以下彳堇金十 封MVPflow的槽案结#1迤行明。如前段所述，MVPflow IS言常案结#1如I二所示。I二中S1.v、S2.v、Sn.v代表使用者封IS言十显分出的软醴模SS部分的IS言十子癌瑰，若是emulationflow 刖瓢造部分显现。圄二中F1.v、F2.v、Fn.v刖代表使用者封IS言十显分出的硬醴模 擦部分的段言十子K现，适些硬!段言十子K现在Aptix-SystemExplorer硬!平台上封到各他I XilinxFPGA模黜，而FP
6、GA模黜IW的逋U是由FPIC来控制他青 参考 Aptix-SystemExplorer 硬Ml料文件）。使用者必i（提供各硬醴模SS子显的逋信制彳系，以便祝副FPIC的功能，完成整他I硬醴模SSH现,才以典MVP介面典fd1模SSH现潢通。BI二中的Exp_Top.v 槽即悬F1.v到Fn.v所代表FPGA模黜逋信制彳系的 HDL程式礁。使用者在Aptix-SystemExplorer 中也可使用硬醴模黜（如ARM922T模黜及汜意飕模黜）, 造些硬醴模黜也是由FPIC来迤行逋,所以也是挂卜在 Exp_Top.v之下（如BI二所示）。Exp_Top.v所封J#的Exp_Top模黜即代表整他I
7、硬醴模SSIM：1,其中亚瓢 其作用是规定路的逋接方式。Exp_Top.v必须要满足RMM文件中5.6.8.的规定。迤行模SS用的testbench槽案JW直接引用整他硬醴模SS显现模黜 Exp_Top, 或引 用各fd1模36子模黜（S1.v、S2.v、Sn.v）,由SunBlade1000 工作站迤行言十算， 故testbench槽案在Aptix-SystemExplorer鼓:言B案结情中的角色如Bl二所示。由之上可知，使用者除了招18路段言十切分成软醴模SS显瑰及硬醴模SS癌境外，遢11r因悬使用 Aptix-SystemExplorer 而需增加 Exp_Top.v 槌及修改 tes
8、tbench.v 槽的内容，使逾合 MVP的架橇h以下提供 Aptix-SystemExplorer 使用者所需 注意之事1 .鼓:案者青以 Verilog悬主,filename 最好典modulename 壹致。2 . IS Verilogcode 可在 Synplify_Pro 碟境合成瓢ISU3 .吉青提供 Aptix-SystemExplorer 的 Top_LevelDesign 槽案 Exp_Top.v , 3t碓IS Exp_Top.v 有正碓描述各（0 FPGA 典 HardwareComponent之IW的逋情形。Exp_Top.v 必须漏足 RMMDesignGuideli
9、ne5.6.8.的规定。4 .吉青提供壹完整testbench.v , 3t碓IS可在 Modelsim 正碓制行 RTLSimulation 瓢栽U之上明使用者可典第二fflf参考靶例互相封照参考。日彳爰CIC曾逐年改善此系统，使Aptix-SystemExplorer之流程更具弹性。BI二、Aptix-SystemExplorer 段案结情二、参考!E例(DesignFileExample) :因悬emulationflow 是MVPflow的壹部份，所以此虑直接以 MVPflow悬例，明鼓:言B案中Exp_Top.v典testbench.v的篇法。如BI三中所示，此鼓:H砸例中之18路段
10、言十被K分悬壹他Ifd1模SSH现模黜S1, FPGA硬醴模SSK现子模黜F1、F2,及壹他IP硬醴子模黜HC。由前壹的明可知，使用者需提供定羲EP4CF上各FPGA的逋结方式的Exp_Top.v槽案，以及迤行 MVP畤的 testbench槽(testbench.v)。各模黜的轩1概如BI三所示，刖此靶例的Exp_Top.v 及 testbench.v 格式如表格壹所示。Bl三、Aptix-SystemExplorer 鼓:案结橇例testbench.vmodule Testbench;reg CLK, RESET;reg 11:0 A, B, C;/Instantiate your des
11、ign unit/the hardware sectionExp_Toptop(.CLK(CLK), .RESET(RESET), .A(A), .B(B), .C(C);/Instantiate your design unit/the software sectionS1Smodule(.CLK(CLK), .RESET(RESET, .E(E );/Insert your test code here/the test pattern section .endmoduleSoftware Sectionmodule S1(CLK, RESET, E);input CLK, RESET;o
12、utput 11:0 E;endmoduleExp_Top.vmodule Ext_TOP(CLK, RESET, A, B, C, D,LED)；input CLK, RESET;input 11:0 A, B;output 11:0 C, D, LED;F1 U1 (.CLK(CLK), .RESET(RESET), .A(A), .B(B), .C(C);F2 U2(.CLK(CLK), .RESET(RESET), .D(D);HC U3(.CLK(CLK), .RESET(RESET), .LED(LED);endmoduleHardware Sectionmodule F1(CLK, RESET, A, B, C);input CLK, RESET;input 11:0 A, B;output 11:0 C;endmodulemodule F2(CLK, RESET, D);input CLK, RESET;output 11:0 D;endmodulemodule HC(CLK, RESET, LED);input CLK, RESET;output 11:0 LED;endmodule