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1、EDA技术实验指导书序 言EDA技术实验指导书是与理论课程EDA技术配套开出的，是通信工程等专业的一门专业选修课程，对通信工程等专业的学生具有非常重要的作用。本实验课与理论课同时进行，与理论课有着较密切的联系。因此学生在做本实验之前必须具备以下的基础知识及能力：1.一定的C语言基础；2.电路与电子技术的基础知识；3.计算机辅助设计的基本操作能力；4.理论联系实践的自学能力。从70 年代第一片可编程逻辑器件PROM的诞生到现在的CPLD/FPGA，数字系统的设计发生了本质的变化。基于CPLD/FPGA和EDA（电子设计自动化）工具进行数字系统的设计与开发。它代表了数字电信领域的最高水平，给数字电
2、路的设计带来了革命性的变化。从传统的对电路板的设计到现在的基于芯片的设计，使得数字系统设计的效率大大提高，产品更新速度大大加快，设计周期大大变短。所以本科生学习本课程有着非常重要的意义。本实验不同于其它实验，其实验手段和实验方法都有重大的变化，要求实验前提交预习报告，检查通过后方可实验，设计与综合实验环节。第一：实验方法 本实验是在PC平台上，用原理图或文本进行输入，然后进行编译，通过之后再进行波形仿真，如有缺陷，再回过头去对源文件进行修改。其流程图如下：修改修改修改编写源文件编译仿真下载第二：实验手段利用ISP技术、采用EDA工具、应用PLD 器件，在PC及EDA开发平台上进行。第三、本实验
3、课的目的学生学习完本实验课后，应达到如下的要求：1.能熟练使用Max+PlusII和Quartus II等EDA开发工具软件；2.掌握CPLD/FPGA芯片的基本使用方法，能用现代数字系统的设计方法进行基本的数字系统设计；3.掌握图形编辑和VHDL文本编辑两种设计方法，重点是VHDL文本编辑；4.具备基本的开发能力，为后续学习打下坚实的基础。目录第一部分 MAX PLUS II 软件的使用41.1 MAX PLUS II 软件介绍41.2 原理图输入法41.3 VHDL 语言设计法12第二部分 现代EDA技术综合实验系统 PH-IV型简介142.1 EDA技术综合实验系统的主要结构和特点142
4、.2 实验系统的基本功能和资源配置152.3实验下载板1K30的引脚号与实验系统的连接关系16第三部分 EDA技术实验17实验一 译码器的设计17实验二 十进制计数器的设计19实验三 8位二进制全加法器的设计21实验四 数字频率计的设计27实验五 数字秒表的设计34实验六 交通灯信号控制器的设计39实验七 数字钟的设计42附录：45实验报告范例45湖南文理学院理电气信息基础实验室实验平时成绩表45湖南文理学院理电气信息基础实验室实验期末考试成绩表46湖南文理学院理电气信息基础实验室实验笔试（或口试）成绩表46湖南文理学院理电气信息基础实验室实际操作记录表46第一部分 MAX PLUS II 软
5、件的使用1.1 MAX PLUS II 软件介绍 1 MAX+PLUS II 的安装第一次运行 MAX+PLUS II ，双击 MAX+PLUS II 图标 或在 开始 菜单内选择 MAX+PLUS II 项，开始运行 MAX+PLUS II。第一次运行 MAX+PLUS II 时， 将会出现如下的窗口， 选择 ES SITE LICENSE 按钮。申请授权代码：您可以通过访问ALTER公司 的WWW站点: HTTP:/WWW.ALTERA.COM获得授权代码。 2 MAX+PLUS II 管理器窗口ES-SITE 授权有效后，您将返回到 MAX+PLUS II 管理器窗口： 图 1.1 管理
6、器窗口1.2 原理图输入法下面以一个十进制的设计为例，详细介绍原理图输入的设计方法。1）指定设计项目文件名MAX PLUS II编译器的工作对象是项目，所以在进行一个设计时，首先要指定该设计的项目名称，并且要保证一个设计项目中所有的文件都出现在该目录的层次结构中。对于每个新的项目，应该建立一个独立的子目录，不能在根目录下直接建立项目设计。如果这个子项目不存在，MAX PLUS II将自动创建。注意：每个设计必须有一个项目名，并且要保证项目名与设计文件名一致。选中菜单项：FILE/PROJECT/NAME,在图1.2中的PROJECT NAME对话框中键入：E:EXAMDEMO1。按OK键，出现
7、图1.2中的小对话框，回答是（Y），建立子目录：E:EXAM。并且工程名为DEMO1。 2）建立一个新的原理图文件 1. 在 FILE 菜单中，选择 NEW，出现图1.3， 图 1.2图 1.3 2. 选择 GRAPHIC EDITOR，出现图1.4，然后按下OK按钮, 将会出现一个无标题的图形编辑窗口,如图1.5所示。图1.4工作区域最大化按钮文本工具对角线工具圆形工具缩小按钮放大按钮关闭橡皮筋连接功能选择工具正交线工具与窗口适配弧形工具打开橡皮筋连接功能连接点接/断图 1.5点击ASSIGNDEVICE菜单，如图1.6；选择器件，如EP1K100QC208-3，按OK。图 1.63.选择采
8、单FILESAVE,出现图1.7的窗口。按OK，即将DEMO1.GDF文件保存到当前项目的子目录下。图1.74输入 ALTERA 图元，选择工具按钮有效时，在图形编辑器窗口的空白处单击鼠标左键以确定输入位置，然后选择ENTER SYMBOL，或双击鼠标左键。将出现一个ENTER SYMBOL 对话框，如图1.8所示。在SYMBOL LIBRARIES框中 选择 “.MAXPLUS2MAX2LIBPRIM” 。所有的ALTERA 图元以列表方式显示出来，选择您想输入的图元，如NAND2，然后选择 OK。图1.8 点击NAND2符号，即选定这个符号。按住鼠标左键并移动到适合的位置。在NAND2符号
9、上，右击鼠标，通过ROTATE,FLIP HORIZONTAL或FLIP VERTICAL项，可分别对NAND2符号进行旋转，水平或垂直镜像操作。5输入 74 系列的符号：MAX+PLUS II 为实现不同的逻辑功能提供了许多符号，如：图元符号 ,兆功能符号和宏功能符号。在图形编辑器文件中可直接使用以上符号。74 系列符号的输入方法和上页图元输入的方法相同。当 ENTER SYMBOL 对话框出现后，在SYMBOL LIBRARIES 对话框中选择 “.MAXPLUS2MAX2LIBMF”路径。在 SYMBOL FILES 对话框中，选择您需要的 74 系列符号，如74161等。注意：输入 L
10、PM 符号：NLPM (LIBRARY PARAMETERIZED MEGAFUNCTION) 符号的输入方法与先前符号的输入方法相同。 在 ENTER SYMBOL 对话框出现后，在 SYMBOL LIBRARIES 框中选择 “.MAXPLUS2MAX2LIBMEGA_LPM” 路径。在 SYMBOL FILES 框中选择您需要的 LPM 符号。双击参数框 (位于符号的右上角)，输入您需要的 LPM 的参数。在PORT STATUS 框中选择 UNUSED ，可将您不需要的信号去掉。6.输入INPUT和OUTPUT引脚：在原理图的空白处双击鼠标即可显示ENTER SYMBOL对话框，在对话
11、框中输入INPUT，选OK，即显示INPUT符号；在对话框中输入OUTPUT，选OK，即显示OUTPUT符号。在INPUT符号上同时按下CTRL键和鼠标左键，拖动鼠标到该符号的下方再放开，就复制了该符号。地和电源的符号同上面方法，输入GND和VCC。7. 连线：如果需要连接两个端口，将您的鼠标移到其中一个端口，则鼠标自动变为 +形状。 一直按住鼠标的左键并将鼠标拖到第二个端口。放开左键 ，则一条连接线被画好了。 如果您需要删除一根连接线，单击这根连接线并按 DEL 键。如图1.9。如图1.98为管脚和节点命名：n在管脚上的PIN_NAME处双击鼠标左键，然后输入名字。n选中需命名的线，然后输入
12、名字，如CLK，CLR，Q3，Q2，Q1，Q0等。n对 N 位宽的总线 A 命名时，您可以采用 AN-1.0 形式，其中单个信号用 A0, A1, A2, ., AN 形式 。 最后完成的电路图如图1.10所示。 图1.109.保存原理图：选择 FILE 菜单中的 SAVE AS 项. 将出现SAVE AS对话框。10.编译：在 MAX+PLUS II 菜单内选择COMPILER 项。则出现编译器窗口，按START开始编译，如图1.11所示。图1.11MAX+PLUS II 编译器将检查项目是否有错，并对项目进行逻辑综合，然后配置到一个 ALTERA 器件中，同时将产生报告文件、编程文件和用于
13、时间仿真用的输出文件。但是，在开始编译前，我们还必须设定一些别的选项 。11.时序模拟仿真： 建立波形输入文件，在FILE/NEW菜单下选择WAVEFORM EDITOR FILE .SCF,如图1.12。图1.12波形编辑器窗口如图1.13。在NAME下方单击鼠标右键，出现浮动菜单，选择ENTER NODES FROM SNF，进入如图1.14，单击LIST,则在AVAILABLE NODES &GROUPS中出现所有输入，输出节点名称，选择需要仿真的节点名称，单击=按钮，则它们被添加到SELECTED NODES & GROUPS中，按OK。图1.13图1.1412.编辑输入节点波形：在菜
14、单OPTIONS中选择SNAP TO GRIP,SHOW GRID,并打开GRID SIZE, 设置网格大小，如20.0NS,并点击FILE/END TIME设置模拟时间的长短，如2S 。如图1.15，编辑CLK波形，点击NAME中的CLK，然后，右击采单选中OVERWRITE命令来编辑波形。编辑CLR波形，点击NAME中的CLR，然后点击图形工具按钮，则用高电平覆盖了整个CLR波形，在CLR的起始地方按下左键，拖动鼠标到80.0NS处再松开，然后点击图形工具按钮，则该区间设置为低电平。用同样的方法，可以设置任意区间为高或为低电平。设置完成后，保存。即点击FILE/SAVE保存仿真文件，后缀名
15、为SCF。然后点击FILE/CLOSE，关闭波形编辑器窗口。图1.1513时序模拟仿真：选择MAX PLUS IISIMULATOR菜单，点击START,开始模拟仿真。 仿真完成后，单击OPEN SCF，打开仿真结果，如图1.16。可以将Q3，Q2，Q1，Q0选为一个组，方法是如同资源管理器下选多个文件，首先选中Q3，按住SHIFT,再依次选中Q2，Q1，Q0，然后按右键，在弹出的窗口中，选择ENTER GROUP，将会出现如图1.17所示的显示。如果波形没有完全显示出来，可以用或来缩小或放大显示波形。图1.16图1.1714管脚分配：仿真正确后，就可以准备下载到FPGA/CPLD芯片中进行验
16、证了。在 MAX+PLUS II 菜单内选择FLOORPLAN EDITOR 菜单， 则显示该设计项目的信号列表和目标芯片的管脚，如图1.18。图1.18按键，所有输入和输出出现在UNASSIGNED NODES栏中内，可以用手动方式分配管脚。方法：用鼠标左键按住某输入/输出口名称，拖到下面芯片的某一管脚上，松开鼠标，并完成了一个管脚的分配。在本实验指导书中，管脚的分配参看第二章的实验装置的下载板的引脚表。管脚分配完成后，再进行一次编译。15下载：用并口连接线将计算机与实验箱的下载口相连，打开实验相电源。在 MAX+PLUS II 菜单内选择PROGRAMMER 菜单,出现如图1.19。在HA
17、RDWARE TYPE中选择BYTEBLASTER(MV)。图1.19选中下载文件，DEMO1.SOF,按CONFIGURE键即可完成下载。16实验验证：根据设置的管脚，在实验箱上，进行相应的操作，验证实验的结果。1.3 VHDL 语言设计法同原理图设计方法，首先建立工程文件。点击FILE/NEW菜单，选择TEXT EDITOR FILE,按OK。在文本输入窗口中输入如下程序。MODULE COUNT(CLK,Q,NCR); OUTPUT3:0Q; REG3:0Q; INPUT CLK,NCR; ALWAYS (POSEDGE CLK OR NEGEDGE NCR) BEGIN IF(NCR)
18、Q=0; ELSE BEGIN IF (Q3:0=4B1001) Q=0; ELSE Q=Q+1; END ENDENDMODULE输入完后，点击FILE/SAVE AS ,出现图1.20。输入文件名COUNT.V，按OK。图1.20 其它的编译、仿真、管脚分配和下载与原理图设计法相同。仿真波形如图1.21。图1.21VERILOG HDL语言描述的模块 (如COUNT.V) ，可以生成一个符号，放在用户库中，供其它原理图输入文件调用，调用的方法与从器件库中取元件的方法相同。原理图和VERILOG HDL语言描述的文本文件都可生成功能模块，方法是：点击 FILE/CREATE DEFAULT
19、SYMBOL菜单即可。第二部分 现代EDA技术综合实验系统 PH-IV型简介2.1 EDA技术综合实验系统的主要结构和特点1EDA技术综合实验系统主要由以下几部分组成：1） 综合实验系统主板。2） 高性能，大功率输出直流电源。3） 下载实验电路板。4） 通用下载电缆。5） 高性能接插件。实验系统主板的示意图如图2.1所示，主要包括以下几个部分：图2. 1 实验系统主板的示意图1） 直流电源 +5V （3A）；+12V （0.5A）；12V（0.5A）。2） 平台上集成了万能下载编程器，它除提供给板上的CPLD/FPGA和ISP单片机 下载外，还有对外接口，可编程用户自己设计的可编程逻辑器件。
20、3） A/D，D/A转换实验的输入/输出接口（含A/D，D/A芯片）。4） RS232接口；5） VGA接口；6） PS/2接口；7） 信源工作频率：50MHZ-2HZ；8） 9个琴键按键，5个电平按键，1个脉冲按键。9） 8个七段码共阴极显示器（扫描方式）。7个七段码共阴极显示器（译码方式）。10）8个发光二极管；11）单片机及其接口；12）USB接口13）12864 LCD液晶显示2.2 实验系统的基本功能和资源配置1） 实验系统主板提供的基本功能说明：15个按键：即九个琴键按键（按住琴键，对应输出指示的红色二极管亮，表示输出高电平，松开琴键，对应输出指示的红色二极管灭，表示输出为低电平）
21、。五个电平按键（按下键，对应输出指示的红色二极管亮，表示输出高电平，再按下键，对应输出指示的红色二极管灭，表示输出为低电平）。一个脉冲模式按键： 当按下此按键，对应输出 20MS的脉冲电平。各按键均已用软件消抖。 8个共阴数码管，其中7个作为数码显示用(显示采用扫描和自动灭零技术，当输入的四位二进制数大于1001时，灭灯)，通过跳线选择供CPLD/FPGA或单片机使用。6个共阴数码管，其中7个作为数码显示用(自动灭零技术，当输入的四位二进制数大于1001时，灭灯)，直接与CPLD/FPGA连接。用户直接提供6个数码管的4位BCD码输入，共24位。8个发光二极管（输入高电平时，二极管发亮）。4组
22、时钟输入（时钟频率从50MHZ到2HZ）即CLK1、CLK2、CLK3 、CLK4。其中任何一组只能用一个跳线帽接通时钟信号，绝对不能在一组上插两个或两个以上的跳线帽接通两个以上的时钟。一个蜂鸣器和一个喇叭（由跳线K1接通）；一个串行通信接口，通过跳线选择供CPLD/FPGA或单片机使用。电源输入电压：交流220V10V。电源输出电压：V（2A）和V(0.5A)。V的地和V地。 2）跳线说明 JUMP1:75318642(1,2)对XILINX的CPLD/FPGA进行配置。(3,4)对LATTICE的CPLD进行配置。(5,6)对ALTERA的CPLD/FPGA进行配置。(7,8)对89S5X
23、进行配置。 JUMP2:24681357(2，4)（5，7）单片机串口与RS232的端口相连。(1，3)（6，8）CPLD/FPGA串行信号与RS232的端口相连。 (1，2)（7，8）单片机与CPLD/FPGA的串口对连。 JUMP3:12(1,2)提供USB外设的电源 JUMP4:123(1,2) 选通AD0809 （2，3）停用0809 JUMP5:123(1,2) 选通AD0832（2，3）停用0832MCU JP1:全接左：由CPLD/FPGA控制扫描数码管显示全接右：由单片机控制扫描数码管显示MCU JP2: MCU JP3:全接左：单片机下载状态 全接左：使用IIC端口连接全接右
24、：单片机运行状态 全接右：使用扫描键盘MCU JP4:全接左：由CPLD/FPGA控制步进电机驱动信号全接右：由单片机控制步进电机驱动信号2.3实验下载板1K30的引脚号与实验系统的连接关系 下面介绍ALTERA公司的EP1K30芯片的下载实验板的引脚分配， 如下表：脚号功能脚号功能脚号功能功能脚号55CLK1118A1(低)95SL(A/D)双口RAM54CLK2121B192RD(A/D)59CLK3120C191EN(A/D)CE11356CLK4128D1(高)82D7(A/D)WR11264蜂鸣器122A281D6(A/D)RD11165喇叭131B286D5(A/D)D79644琴
25、键1130C283D4(A/D)D69846琴键2133D288D3(A/D)D59747琴键3132A387D2(A/D)D410048琴键4136B390D1(A/D)D39949琴键5135C389D0(A/D)D210251琴键6138D367WR(D/A)D110160琴键7137A480D7(D/A)D011062琴键8141B479D6(D/A)A1010963琴键9140C478D5(D/A)VGA37电平1143D473D4(D/A)RED11938电平2142A572D3(D/A)RED02039电平37B570D2(D/A)GRN12241电平4144C569D1(D/A
26、)GRN02142电平59D568D0(D/A)BLU12643脉冲8A629RXDBLU02318LED811B630TXDVG132814LED710C632PS1VG142717LED613D631PS512LED5117LED2T1119LED4114LED1116LED3第三部分 EDA技术实验实验一 译码器的设计实验学时：2学时实验类型：设计实验要求：必做一、实验目的1.掌握组合逻辑电路的设计方法。2.掌握VHDL语言的基本结构及设计的输入方法。3.掌握VHDL语言的基本描述语句的使用方法。二、实验原理常用的译码器有：2-4译码器、3-8译码器、4-16译码器。根据数字电子技术的知
27、识，如38译码器的真值表如表1所示：表1 38译码器真值表G1G2ANG2BNABCY0NY1NY2NY3NY4NY5NY6NY7N1000000111111110000110111111100010110111111000111110111110010011110111100101111110111001101111110110011111111110根据3-8译码器的真值表，可得38译码器的逻辑符号如图1所示，其中A，B，C为3根输入线，Y0N-Y7N为8根输出线，G1，G2AN，G2BN为使能端口，当G1为高电平，G2AN和G2BN为低电平时，译码器工作。图1 3-8译码器三、实验内容设
28、计并实现一个38译码器。要求根据真值表编写出38译码器VHDL语言程序，并利用开发工具软件对其进行编译和仿真，最后通过实验开发系统对其进行硬件验证。四、实验步骤1.根据38译码器的真值表和逻辑符号，利用VHDL的基本描述语句编写出38译码器的VHDL语言程序。2.对所设计的38译码器的VHDL程序进行编译，然后利用波形编辑器对其进行仿真，初步验证程序设计的正确性。3.利用开发工具软件，选择所用可编程逻辑器件，并对38译码器进行管脚配置。4.通过下载电缆将编译后的*.pof文件下载到目标器件之中，并利用实验开发装置对其进行硬件验证。五、实验组织运行要求本实验利用VHDL语言设计一个38译码器，实
29、验程序并不是很复杂，为了提高学生独立设计的能力，应采用以学生自主训练为主的开放模式组织教学，然后在指导老师的监督下，由学生自己动手，按实验要求完成任务，最后由指导老师检查实验结果后方可离开。（1）画出系统的原理框图，说明系统中各主要组成部分的功能。（2）编写各个VHDL源程序。（3）根据选用的软件编好用于系统仿真的测试文件。（4）根据选用的软件及EDA实验开发装置进行硬件验证的管脚锁定。（5）记录系统仿真、硬件验证结果。（6）记录实验过程中出现的问题及解决办法。六、实验条件1.计算机一台；2.Max+PlusII和Quartus II开发工具软件；3.EDA实验开发箱一台；4.编程器件：EP1
30、K30TC1443。七、实验注意事项1.在文本输入方式下，利用VHDL语言进行设计时，源程序文件名必须与实体名一致，否则编译会出错。2.学生必须严格按实验操作规程进行实验。3.利用实验开发箱进行硬件验证时，必须爱护实验开发装置。八、思考题1.如何利用IF语句完成38译码器的设计，如果采用CASE语句来完成如何设计？2.在组合逻辑电路设计中，能否利用CASE语句完成优先编码器，比如83优先编码器的设计？九、实验报告要求实验结束后，学生应根据做实验情况，认真完成实验报告的书写。实验报告应包括实验目的、实验内容、仪器设备、实验原理、实验电路、程序清单、实验步骤、实验结果及分析和实验过程中出现的问题及
31、解决方法等。实验二 十进制计数器的设计实验学时：2学时实验类型：设计实验要求：必做一、实验目的1.进一步掌握VHDL语言的基本结构及设计的输入方法。2.掌握VHDL语言的时序逻辑电路的设计方法。3.掌握VHDL语言的基本描述语句的使用方法。二、实验原理利用VHDL语言设计一个带有异步复位和同步时钟使能的十进制加法计数器。十进制加法计数器的外围引脚图如图1所示。其中，CLK为时钟输入端；CLR为异步复位输入端，CLR1时复位；ENA为同步时钟使能输入端，ENA1时使能有效，允许计数；CQ3.0为十进制计数输出端；CARRYOUT为十进制计数进位输出端，即CQ输出为1001时输出为1。图1十进制计
32、数器的外围引脚图利用VHDL语言描述计数器时，如果使用了程序包ieee.std_logic_unsigned，则在描述计数器时就可以使用其中的函数“+”（递增计数）和“-”（递减计数）。假定设计对象是增1计数器并且计数器被说明为向量，则当所有位均为1时，计数器的下一状态将自动变成0。如果设计的是十进制计数器，那么当输出为“1001”时，下一时钟脉冲到来时，输出端应复位为初始状态“0000”，从而构成十进制计数器。三、实验内容设计并实现一个带有异步复位、同步时钟使能的十进制计数器。要求根据计数器的设计原理编写出十进制计数器的VHDL语言程序，并利用开发工具软件对其进行编译和仿真，最后通过实验开发
33、系统对其进行硬件验证。四、实验步骤1.根据十进制计数器的原理和特点，利用VHDL语言的基本描述语句编写出十进制计数器的VHDL语言程序。2.对所设计的十进制计数器的VHDL程序进行编译，然后利用波形编辑器对其进行仿真，初步验证程序设计的正确性。3.利用开发工具软件，选择所用可编程逻辑器件，并对十进制计数器进行管脚配置。4.通过下载电缆将编译后的*.pof文件下载到目标器件之中，并利用实验开发装置对其进行硬件验证。5.在上面设计的基础上，学生自行考虑设计一个带有方向控制的十进制可逆计数器，并对设计程序进行编译和仿真，并通过硬件验证。6.进一步扩展此设计，学生考虑设计一个带有置数功能的十进制计数器
34、，并对设计程序进行编译和仿真，并通过硬件验证。五、实验组织运行要求本实验利用VHDL语言设计一个十进制计数器，为了提高学生独立设计的能力，应采用以学生自主训练为主的开放模式组织教学，在指导老师的监督和指导下，由学生自己分析实验要求，自已动手编写实验程序，按实验要求完成任务，最后由指导老师检查实验结果后方可离开。（1）画出系统的原理框图，说明系统中各主要组成部分的功能。（2）编写各个VHDL源程序。（3）根据选用的软件编好用于系统仿真的测试文件。（4）根据选用的软件及EDA实验开发装置进行硬件验证的管脚锁定。（5）记录系统仿真、硬件验证结果。（6）记录实验过程中出现的问题及解决办法。六、实验条件
35、1.计算机一台；2.Max+PlusII和Quartus II开发工具软件；3.EDA实验开发箱一台；4.编程器件：EP1K30TC1443。七、实验注意事项1.在文本输入方式下，利用VHDL语言进行设计时，源程序文件名必须与实体名一致，否则编译会出错。2.学生必须严格按实验操作规程进行实验。3.利用实验开发箱进行硬件验证时，必须爱护实验开发装置。八、思考题1.在时序逻辑电路设计过程中，同步复位和异步复位有何区别，在利用VHDL语言编程时该如何考虑？2.根据本次实验，思考如何设计一个带有同步复位、同步使能、同步置数功能的十进制可逆计数器？3.在利用VHDL硬件描述语言进行计数器设计时，为何程序
36、中一般要使用程序包ieee.std_logic_unsigned？九、实验报告要求实验结束后，学生应根据做实验情况，认真完成实验报告的书写。实验报告应包括实验目的、实验内容、仪器设备、实验原理、实验电路、程序清单、实验步骤、实验结果及分析和实验过程中出现的问题及解决方法等。实验三 8位二进制全加法器的设计实验学时：2学时实验类型：设计实验要求：选做一、实验目的1.掌握VHDL语言的基本结构。2.掌握全加器原理，能进行多位加法器的设计。3.掌握VHDL语言的基本描述语句特别是元件例化语句的使用方法。二、实验原理加法器是数字系统中的基本逻辑器件，减法器和硬件乘法器都可由加法器来构成。多位加法器的构
37、成有两种方式：并行进位和串行进位方式。并行进位加法器设有进位产生逻辑，运算速度较快；串行进位方式是将全加器级联构成多位加法器。并行进位加法器通常比串行级联加法器占用更多的资源。随着位数的增加，相同位数的并行加法器与串行加法器的资源占用差距也越来越大。因此，在工程中使用加法器时，要在速度和容量之间寻找平衡点。实践证明，4位二进制并行加法器和串行级联加法器占用几乎相同的资源。这样，多位加法器由4位二进制并行加法器级联构成是较好的折中选择。本设计中的8位二进制并行加法器即是由两个4位二进制并行加法器级联而成的，其电路原理图如图1所示。其中，A和B分别为加数和被加数输入端；CIN为加法器的低位进位输入
38、端；S为8位加法器和的输出端；COUT为8位加法器的高位进位输出端。 图18位加法器电路原理图三、实验内容设计并实现一个由两个4位二进制并行加法器级联而成的8位二进制并行加法器。要求编写4位加法器的VHDL语言程序，顶层8位加法器的设计要求分别采用原理图输入方式和利用元件例化语句两种方法进行设计，并利用开发工具软件对其进行编译和仿真，最后通过实验开发系统对其进行硬件验证。四、实验步骤1.根据4位二进制加法器的原理，利用VHDL语言的基本描述语句编写出4位加法器的VHDL语言程序。2.对所设计的4位二进制加法器的VHDL程序进行编译，然后利用波形编辑器对其进行仿真，初步验证程序设计的正确性。3.
39、利用原理图输入方式设计8位加法器，并对其进行编译和仿真，初步验证设计的正确性。4.利用开发工具软件，选择所用可编程逻辑器件，并对8位加法器进行管脚配置。5.通过下载电缆将编译后的*.pof文件下载到目标器件之中，并利用实验开发装置对其进行硬件验证。6.利用文本输入方式采用元件例化语句设计8位加法器，重复上述过程，对其进行编译、仿真、适配、管脚配置、下载和硬件验证。五、实验组织运行要求本实验利用VHDL语言设计一个8位加法器，为了提高学生独立设计的能力，应采用以学生自主训练为主的开放模式组织教学，在指导老师的监督和指导下，由学生自己分析实验要求，自已动手编写实验程序，按实验要求完成任务，最后由指
40、导老师检查实验结果后方可离开。（1）画出系统的原理框图，说明系统中各主要组成部分的功能。（2）编写各个VHDL源程序。（3）根据选用的软件编好用于系统仿真的测试文件。（4）根据选用的软件及EDA实验开发装置进行硬件验证的管脚锁定。（5）记录系统仿真、硬件验证结果。（6）记录实验过程中出现的问题及解决办法。六、实验条件1.计算机一台；2.Max+PlusII和Quartus II开发工具软件；3.EDA实验开发箱一台；4.编程器件：EP1K30TC1443。七、实验注意事项1.在文本输入方式下，利用VHDL语言进行设计时，源程序文件名必须与实体名一致，否则编译会出错。2.学生必须严格按实验操作规
41、程进行实验。3.利用实验开发箱进行硬件验证时，必须爱护实验开发装置。八、思考题1.元件例化语句与子程序调用语句的区别，利用元件例化语句是否会增加新的设计层次？2.如何利用元件例化语句实现层次化设计？九、实验报告要求实验结束后，学生应根据做实验情况，认真完成实验报告的书写。实验报告应包括实验目的、实验内容、仪器设备、实验原理、实验电路、程序清单、实验步骤、实验结果及分析和实验过程中出现的问题及解决方法等。十、实验程序参考1）一位全加器的VHDL程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY ADDER IS PORT(A:IN STD_LOG
42、IC; B:IN STD_LOGIC; CIN:IN STD_LOGIC; CO:OUT STD_LOGIC; S:OUT STD_LOGIC); END ADDER;ARCHITECTURE HAV OF ADDER IS SIGNAL TMP1,TMP2 : STD_LOGIC; BEGIN TMP1=A XOR B; TMP2=TMP1 AND CIN; S=TMP1 XOR CIN ; CO=TMP2 OR (A AND B);END HAV;2）4位加法器参考LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL; ENTITY ADDER42 IS -GENERIC (N:INTEGER:=3); PORT(A4: IN STD_LOGIC_VECTOR(3 D