方面DDS信号源设计附程序电路图设计.doc

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1、四川理工学院本科毕业设计（论文） I FPGA 方面 DDS 信号源设计(附程序电路图) 摘 要要 本设计结合了EDA技术和直接数字频率合成（DDS）技术。DDS技术则是 最为先进的频率合成技术，文中介绍EDA技术相关知识，同时阐述了DDS技术 的工作原理、电路结构，及设计的思路和实现方法。 关键词：现场可编程门阵列； 直接数字频率合成； 正弦信号发生器 彭巨龙：基于 DDS 技术信号源的设计 II ABSTRACT The design that combines EDA technology and Direct Digital Synthesis (DDS) technology. ED

2、A technology is the design of modern electronic technology at the core, DDS technology is the most advanced frequency synthesizer technology ,The paper introduced the EDA technology-related knowledge, and elaborated on the DDS technology principle, circuit structure, and design ideas and methods. Ke

3、ywords：FPGA；Direct Digital Synthesis；EDA 四川理工学院本科毕业设计（论文） 四川理工学院本科毕业设计（论文） 目录 摘 要.I ABSTRACT II 第 1 章 引 言1 第 2 章 设计要求和方案论证2 2.1 设计要求2 2.2 方案确定2 第 3 章 DDS 基本原理.3 3.1 频率合成技术概述.3 3.2 直接数字频率合成技术（DDS）基本原理.4 3.2.1 直接数字频率合成的基本结构 .4 3.3 DDS 的技术特点6 3.3.1 DDS 的优点 .6 3.3.2 DDS 的缺点 .6 3.3.3 DDS 性能分析 .7 第 4 章 ED

4、A 技术.9 4.1 EDA 技术及其发展9 4.2 硬件描述语言 VHDL10 4.2.1 VHDL 简介10 4.2.2 VHDL 的主要优点11 4.3 现场可编程逻辑（FPGA）器件11 4.3.1 引言 .11 4.3.2 FPGA 的组成及其应用特点.12 4.3.3 Altera 的 FLEX10 K 器件12 4.4 EDA 工具 MAXPLUS14 第 5 章 基于 FPGA 的 DDS 信号源设计16 5.1 总体设计框图16 5.2 主模块软件设计16 5.2.1 相位累加器的设计 .16 5.2.2 波形 ROM 的设计18 5.2.3 频率控制模块的设计 .19 5.

5、3 外围硬件设计22 5.3.1 显示模块 .22 5.3.2 D/A 转换器 24 5.3.3 滤波及放大电路 .27 第 6 章 结束语29 致 谢30 参考文献31 彭巨龙：基于 DDS 技术信号源的设计 附录 A 信号发生器顶层电路图32 附录 B 源程序清单 33 附录 C 总体电路图 50 四川理工学院本科毕业设计（论文） 1 第 1 章 引 言 直接数字频率合成(Digital Direct Frequency Synthesis)是一种比较新颖的频 率合成方法。这个理论早在 20 世纪 70 年代就被提出，它的基本原理就是利用 采样定理，通过查表法产生波形。由于硬件技术的限制，

6、DDS 技术当时没能得 到广泛应用。但是随着大规模集成电路的飞速发展，DDS 技术的优越性已逐步 显现出来。今天 DDS 技术凭借其优越的性能已成为现代频率合成技术中的佼佼 者，广泛用于接收机本振、信号发生器、仪器、通信系统、雷达系统等，尤其 适合跳频无线电通信系统。不少学者认为，DDS 是产生信号和频率的一种理想 方法，发展前景十分广阔。 基于 FPGA 的 DDS 模型是在 EDA 技术逐步完善的今天才得以建立起来的。 EDA 技术依靠功能强大的电子计算机，在 EDA 工具软件平台上，对以硬件描 述语言 HDL 为系统逻辑描述手段完成的设计文件，自动地完成逻辑编译、简化、 分割、综合、优化

7、和仿真，直至下载到可编程逻辑器件 CPLD/FPGA 或专用集 成电路 ASIC 芯片中，实现即定的电子电路设计功能。EDA 技术使得电子电路 设计者的工作仅限于利用硬件描述语言和 EDA 软件平台来完成对系统硬件功能 的实现，极大地提高了设计效率，缩短了设计周期，节省了设计成本 彭巨龙：基于 DDS 技术信号源的设计 2 第 2 章 设计要求和方案论证 2.1 设计要求 设计一个 DDS 信号发生器，基本要求如下： 1）能输出正弦波 2）输出频率范围：1KHz-10MHz，频率步进为 100HZ 3）频率稳定度优于 10 4 ，频率可预置。 4）正弦信号负载输出电压峰峰值大于 1V 2.2

8、方案确定 方案一：采用锁相环合成方法。采用该方案设计输出信号的频率可达到超 高频甚至微波段，且输出信号频谱纯度较高。由于锁相环技术是一个不间断的 负反馈控制过程，所以该系统输出的正弦信号频率可以维持在一个稳定状态， 频率稳定度高。但由于它是采取闭环控制的，系统的输出频率改变后，重新达 到稳定的时间也比较长。所以锁相环频率合成器要想同时得到较高的频率分辨 率和转换率非常困难，频率转换一般要几毫秒的时间，同时频率间隔也不可能 做得很小。 方案二：采用直接数字合成器（DDS） ，可用硬件或软件实现。即用累加 器按频率要求对相应的相位增量进行累加，再以累加相位值作为地址码，取存 放于 ROM 中的波形

9、数据，经 D/A 转换，滤波即得到所需波形。以 EDA 技术为 基础，用 FPGA 实现 DDS 模型的设计。电路的规模大小和总线宽度可以由设计 者根据自己的需要而设定可将波形数据存入 FPGA 的 ROM 中。同时外部控制 逻辑单元也可在 FPGA 中实现。方法简单，易于程控，便于集成。用该方法设 计产生的信号频率范围广，频率稳定度高，精度高，频率转换速度快。系统框 图如图 5-1. 分析以上两种方案，显然第二种方案具有更大的优越性、灵活性。所以采 用方案二进行设计。 四川理工学院本科毕业设计（论文） 3 第 3 章 DDS 基本原理 3.1 频率合成技术概述 所谓频率合成技术指的是由一个或

10、者多个具有高稳定度和高精确度的频率 参考源，通过在频率域中的线性运算得到具有同样稳定度和精确度的大量的离 散频率的技术。完成这一功能的装置被称为频率合成器。频率合成器应用范围 非常广泛，特别是在通信系统、雷达系统中，频率合成器起了极其重要的作用。 随着电子技术的不断发展。频率合成器的应用范围也越来越广泛，对其性能要 求也越来越高。频率合成器的主要指标有以下这些： (1) 输出频率的范围 指的是输出的最小频率和最大频率之间的变化范围。 (2) 频率稳定度 指的是输出频率在一定时间隔内和标准频率偏差的数值，它分长期、短期 和瞬间稳定度三种。 (3) 频率分辨率 指的是输出频率的最小间隔。 (4)

11、频率转换时间 指的是输出由一种频率转换成另一种频率的时间。 (5) 频谱纯度 频谱纯度以杂散分量和相位噪声来衡量，杂散分为谐波分量和非谐波分量 两种，主要由频率合成过程中的非线性失真产生；相位噪声是衡量输出信号相 位抖动大小的参数。 (6) 调制性能 指的是频率合成器是否具有调幅(AM)，调频(FM)、调相(PM)等功能。 彭巨龙：基于 DDS 技术信号源的设计 4 频率合成器的实现方法大体可以分成三种：直接频率合成、间接频率合成、 直接数字频率合成。下面对这三种方法进行一下简单的介绍。 直接频率合成是一种比较早期的频率合成方法，这种频率合成方法使用一 个和多个标准频率源先经过谐波发生器产生各

12、次谐波，然后经过分频、倍频、 混频滤波等处理产生所需要的各个频点。这种方法产生的波形，相噪小，频率 转换时间短。但是直接频率合成设备比较复杂笨重，并且容易产生杂散。 间接频率合成又称之为锁相频率合成。采用了锁相环技术，对频率进行加、 减、乘、除，产生所需的频率。由于锁相环相当于一个窄带跟踪滤波器，所以 锁相频率合成的方法对杂散有很好的抑止作用。锁相式频率合成器还易于集成 化。但是锁相式频率合成器的频率转换时间比较长，而且在单环的情况下很难 做到很小的频率分辨率。 直接数字频率合成(DDS-Digital Direct Frequency Synthesis)是一种比较新颖 的频率合成方法。随着

13、科学技术的日益发展这种频率合成方法也越来越体现出 它的优越性来。DDS 是一种全数字化的频率合成方法。 3.2 直接数字频率合成技术（DDS）基本原理 3.2.1 直接数字频率合成的基本结构 DDS 的基本结构如图 3-1， DDS 主要由四个基本部分组：(1)相位累加 器；(2)波形 ROM；(3)D/A 转换器；(4)低通滤波器。 图 3-1 直接数字频率合成结构 相位累加器的结构如图 3-2 所示 四川理工学院本科毕业设计（论文） 5 图 3-2 相位累加器原理框图 相位累加器是 DDS 的核心部分，它由一个 N 位的加法器和 N 位的寄存器 构成，通过把上一个时钟的累加结果反馈回加法器

14、的输入端实现累加功能。这 里的 N 是相位累加器的字长，K 叫做频率控制字。每经过一个时钟周期，相位 累加器的值递增 K。 波形 ROM 示意图如图 3-3 所示 图 3-3 波形 ROM 示意图 当 ROM 地址线上的地址(相位)改变时，数据线上输出相应的量化值(幅度 量化序列)。因为波形 ROM 的存储容量有限，相位累加器的字长一般不等于 ROM 地址线的位数,因此在这个过程当中也又会引入相位截断误差。 D/A 转换器将波形 ROM 输出的幅度量化序列转化成对应的电平输出，将 数字信号转换成模拟信号。但输出波形是一个阶梯波形，必须经过抗镜像滤波， 滤除输出波形中的镜像才能得到一个平滑的波形

15、。抗镜像滤波器是一个低通滤 波器，要求在输出信号的带宽内有较平坦的幅频特性，在输出镜像频率处有足 够的抑止。 根据 DDS 的基本结构，可以推出以下一些结论: 频率控制字 K 唯一地确定一个单频模拟余弦信号的频率，)2cos()( 0t ftS 0 f （2-1） N c fkf2/ 0 当 K =1 的时候 DDS 输出最低频率为，f = （2-2）f N c f2/ 这就是 DDS 的频率分辨率，所以，当 N 不断增加的时候 DDS 的频率分辨 彭巨龙：基于 DDS 技术信号源的设计 6 率可以不断的提高。D/A 转换器的输出波形相当于是一个连续平滑波形的采样， 根据奈奎斯特采样定律，采样

16、率必需要大于信号频率的两倍。也就是说 D/A 转 化器的输出如果要完全恢复的话，输出波形的频率必须小于。一般来说， N c f2/ 由于低通滤波器的设计不可能达到理想情况，即低通滤波器总是有一定的过渡 带的，所以输出频率还要有一定的余量，一般来说在实际应用当中 DDS 的输出 频率不能超过 0.4。 c f 3.3 DDS 的技术特点 3.3.1 DDS 的优点 （1）输出频率的范围广。由式 2.1 知道，频率覆盖范围从到 N c f2/ 0.4。为输入时钟频率。随着硬件水平的不断提高，一些DDS专用芯片的最 c f c f 大输出频率已经可以达到几百兆赫兹3。 （2）频率分辨率高，可达个频点

17、。 N 2 （3）频率稳定度高。 （4）频率转换时间快，可小于100ns。同时，频率转换时相位是连续的。 （5）频谱纯度高。 （6）正交输出。 （7）产生任意波形。由于DDS技术是利用查表法来产生波形的，所以它适 用于任意波形发生器。 （8）全数字化实现，便于集成，体积小，重量轻。 3.3.2 DDS 的缺点 （1）最高工作频率不可能很高，从理论上说就只有系统始终频率的一半， 实际中还要小于此值。要想获得较高的输出频率，就必须提高系统的时钟批率， 也就是说DDS系统的相位累加器、波形存储器、D/A转换器等都将工作在较高 的时钟频率下，它的实现依赖于高速数字电路和高速D/A转换器。 （2）DDS

18、系统采用数字技术，先构成离散信号再变换成模拟信号输出，尤 其是要产生相位截断误差，因而噪声和杂散是不可避免的4。 四川理工学院本科毕业设计（论文） 7 3.3.3 DDS 性能分析 由式 2.1可知，系统的输出频率只与频率字的值K、系统时钟频率和相位 c f 累加器的字长N有关。在系统时钟频率和相位累加器字长N固定时，通过改变 c f 频率字，可以方便地改变输出频率。 0 f 系统的频率分辨率只与系统的时钟频率和相位累加器的字长N有关。要 c f 增加系统的频率分辨率，可以增加相位累加器的字长N，或是降低系统的时钟 频率。 为了达到较高的输出频率，DDS系统的时钟频率一般都比较高。根据式 2.

19、2，在较高的时钟频率下，为了获得较高的频率分辨率，则只有增加相位累加 器的字长N，故一般N都取值较大。但是受存储器容器的限制，存储器地址线的 为数 W 不可能很大，一般都要小于N。这样存储器的地址线一般都只能接在 相位累加器输出的高 W 位，而相位累加器输出余下的（N-W）个低位则只能 被舍弃，这就是相位截断误差的来源5。 由于相位截断，频率字的值K就将被分为两部分，其最高的 W 位将被看 承整数部分，而余下的将被看为小数部分。这是因为存储器地址线的位数只有 W 位，相位累加器的输出只有搞 W 位才对存储器有影响，频率字的小数部分 只有在其累加达到整数部分是才能影响存储器。 DDS系统的频率转

20、换非常快，几乎是即时的这是锁相环系统无法做到的。 DDS系统在频率字改变后的一个时钟周期，起输出频率就可以转换成新的输出 频率。也就是说在频率字的值改变以后，累加器在经过一个时钟周期后就按照 新的频率字进行累加，即开始输出新的频率，所以我们可以认为DDS系统的频 率转换是在一个系统时钟周期内完成的。 DDS系统不仅频率转换速度快，而且更可贵的是只须改变频率字，就可以 改变输出频率，无须复杂的控制过程。从DDS技术的原理可知，在改变输出频 率时，实际改变的是频率字，也就是相位增量。当频率字的值从改变为 1 K 彭巨龙：基于 DDS 技术信号源的设计 8 之后，相位累加器是在已有的积累相位上，再每

21、次累加，相位函数的曲 2 K 2 K 线是连续的，只是在改变频率字的瞬间其斜率发生了突变。输出波形和相位累 加器的输出值两者都是平滑过度。也就是说DDS系统能够在频率转换中保持相 位连续，输出波形能平滑的从一个频率过度到另一个频率。 四川理工学院本科毕业设计（论文） 9 第 4 章 EDA 技术 4.1 EDA 技术及其发展 随着社会生产力发展到了新的阶段，各种电子新产品的开发速度越来越快。 现代计算机技术和微电子技术进一步发展和结合使得集成电路的设计出现了两 个分支。一个是传统的更高集成度的集成电路的进一步研究；另一个是利用高 层次VHDL/Verilog等硬件描述语言对新型器件FPGA/C

22、PLD进行专门设计，使之 成为专用集成电路（ASIC） 。这不仅大大节省了设计和制造时间，而且对设计 者，无须考虑集成电路制造工艺，现已成为系统级产品设计的一项新的技术。 EDA（Electronic Design Automation）技术是现代电子设计技术的核心7。 它以EDA软件工具为开发环境，采用硬件描述语言（Hardware Description Language, HDL） ，采用可编程器件为实验载体，实现源代码编程、自动逻辑编 译、逻辑简化、逻辑分割、逻辑综合、布局布线、逻辑优化和仿真等功能，以 ASIC、SOC芯片为目标器件，以电子系统设计为应用方向的电子产品自动化的 设计技

23、术。 正因为 EDA 技术丰富的内容以及电子技术各学科领域的相关性，其发展的 历程同大规模集成电路设计技术、计算机辅助工程、可编程逻辑器件，以及电 子设计技术和工艺的发展是同步的。就过去近 30 年的电子技术的发展历程，可 大致将 EDA 技术的发展分为三个阶段。 20 世纪 70 年代，集成电路制作方面，MOS 工艺已得到广泛的应用。可 编程逻辑技术及器件已经问世，计算机作为一种运算工具已经在科研领域得到 了广泛的应用。而在后期，CAD 的概念已见雏形。这一阶段人们开始利用计算 机取代手工劳动，辅助进行集成电路版图编辑、PCB 布局布线等工作。 20 世纪 80 年代，集成电路设计进入了 C

24、OMS（互补场效应）时代。复杂 可编程逻辑器件已经进入商业应用，相应的辅助设计软件也已投入使用。而在 80 年代末，出现了 FPGA（Field Programmable Gate Array） ，CAE 和 CAD 技术 应用更为广泛，他们在 PCB 设计方面的原理图输入、自动布局布线及 PCB 分 彭巨龙：基于 DDS 技术信号源的设计 10 析，以及逻辑设计、逻辑仿真、布尔方程综合和化简等方面担任了重要的角色， 特别是各种硬件描述语言的出现、应用和标准化方面的重大进步，为电子设计 自动化必须解决的电路建模、标准文档及仿真测试奠定了基础。 进入 20 世纪 90 年代，随着硬件描述语言的标

25、准化得到进一步的确立，计 算机辅助工程、辅助分析和辅助设计在电子技术领域获得了更加广泛的应用， 与此同时电子技术在通信、计算机及家电产品生产中的市场需求和技术需求， 极大地推动了全新的电子设计自动化技术的应用和发展。特别是集成电路设计 工艺步入了超深亚微米阶段，百万门以上的大规模可编程逻辑器件的陆续面世， 以及基于计算机技术的面向用户的低成本大规模 ASIC 技术的应用，促进了 EDA 技术的形成。更为重要的是各 EDA 公司致力于推出兼容各种硬件实现方 案和支持标准硬件描述语言的 EDA 工具软件的研究，都有效地将 EDA 技术推 向成熟。 4.2 硬件描述语言 VHDL 4.2.1 VHD

26、L 简介 甚高速集成电路硬件描述语言（Very-High-Speed Integrated Circuit Hardware Description Language，VHDL）于1983年有美国国防部（DOD）发 起创建，由IEEE（The Institute of Electrical and Electronics Engineers）进一步发 展并在1987年作为“IEEE 标准1076”发布8。从此，VHDL成为硬件描述语言 的业界标准之一。自IEEE公布了VHDL的标准版本之后，各EDA公司相继推出 了自己的 VHDL 设计环境，或宣布自己的设计工具支持 VHDL。此后 VHDL

27、在电子设计领域得到了广泛应用，并逐步取代了原有的非标准硬件描述语言。 1993年，IEEE对VHDL进行了修订，从更高的抽象层次和系统描述能力上扩展 VHDL的内容，公布了新版本的VHDL，即IEEE标准的1076-1993版本， （简称93 版） 。现在，VHDL和Verilog作为IEEE的工业标准硬件描述语言，又得到众多 EDA公司的支持，在电子工程领域，已成为事实上的通用硬件描述语言。有专 家认为，在新的世纪中，VHDL语言将承担起大部分的数字系统设计任务。除 了作为电子系统设计的主 四川理工学院本科毕业设计（论文） 11 选硬件描述语言外，VHDL在EDA领域的仿真测试、程序模块的移

28、植、ASIC设 计源程序的交付、IP核（Intelligence Property core）的应用方面担任着不可 或缺的角色，因此不可避免地将成为了必要的设计开发工具。 VHDL主要用于描述数字系统的结构，行为，功能和接口。除了含有许多 具有硬件特征的语句外，VHDL的语言形式和描述风格与句法是十分类似于一 般的计算机高级语言。VHDL的程序结构特点是将一项工程设计，或称设计实 体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可视部分,及 端口)和内部（或称不可视部分） ，既涉及实体的内部功能和算法完成部分。在 对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可

29、以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL系统设计 的基本点。 4.2.2 VHDL 的主要优点 （1）覆盖面广，有强大的系统硬件描述能力 （2）可读性好、易于修改 （3）独立于器件的设计，与工艺无关 （4）易于移植和设计资源共享 4.3 现场可编程逻辑（FPGA）器件 4.3.1 引言 FPGA（现场可编程门阵列）与CPLD（复杂可编程逻辑器件）都是可编 程逻辑器件11，它们是在PAL、GAL等逻辑器件的基础之上发展起来的。但 FPGA/CPLD的规模较大，非常适合于对时序、组合等逻辑电路应用场合，它可 以替代几十甚至上百块通用IC芯片。应用FPGA/CPLD可以做成一个

30、系统级芯片， 它具有可编程性和实现方案容易修改的特点。 现在，CPLD/FPGA等可编程器件已应用在不同的高科技领域，如数字电 路设计、微处理系统、DSP、通信及ASIC设计等。由于芯片内部硬件连接关系 彭巨龙：基于 DDS 技术信号源的设计 12 的描述的存放，是以EEPROM、SRAM或FLASH或外接EPROM为基础的，设计 用户可在可编程门阵列芯片及外围电路保持不动的情况下，通过计算机重新下 载或配置设计软件，就能实现一种新的芯片功能。于是FPGA/CPLD可编程器件， 正得到越来越多的电子设计者的青睐。 4.3.2 FPGA 的组成及其应用特点 FPGA 的组成：现场可编程门阵列（F

31、PGA）是在 PAL 和 GAL 等逻辑器件 的基础之上发展起来的、可由用户自行定义配置的高密度专用集成电路，结构 上主要由三部分组成：可编程逻辑块（CLB-Configurable Logic Block） 、输入 输出单元（IOB-IO Block）和可编程连线（IR-Interconnect Resoutce） 。 由于 FPGA 的集成规模非常大，因此可借助 HDL 硬件描述语言开发出系 统级芯片和产品。又由于开发工具的通用性、设计语言的标准化以及设计过程 几乎与所用器件的硬件结构没有关系，所以设计成功的各类逻辑功能块软件有 很好的兼容性和可移植性，它几乎可用于任何型号和规模的 FPG

32、A 中，从而使 得产品设计效率大幅度提高。FPGA 显著的优势是开发周期短，投资风险小、 产品上市速度快，市场适应能力强和硬件升级回旋余地大。一旦市场对所设计 的产品需求量大，则可进行流片设计，形成价格更低廉的 AISC 产品。 FPGA 芯片都是比较特殊的 ASIC 芯片，除了具有 SAIC 的特点之外，还具 有以下几个优点： （1）集成度越来越高 （2）嵌入式存贮技术 （3）时钟锁定和倍频技术 （4）系统保密性能增强 （5）开发周期短 4.3.3 Altera 的 FLEX10 K 器件 Altera公司作为目前 四川理工学院本科毕业设计（论文） 13 世界上最大的可编程逻辑器件供应商之一

33、，其产品主要有FLEX10K, FLEX8000, FLEX6000, MAX9000, MAX7000, MAX5000以及Classic等七大系列，而 FLEX10K系列是ALTERA 1995年推出的一个新的产品系列，因其规模大且价格 便宜，倍受人们关注，Altera的FLEX10K器件是工业界第一个嵌入式可编程器 件，基于可重构的CMOS SRAM单元，这种灵活逻辑单元阵(Flexible Logic Element Matrix)具有一般门阵列的所有优点。FLEX1OK系列器件规模从1万门到 25万门，它无论在密度或者速度上都可以将一定规模的子系统集成到一个芯片 上，采用快速可预测连

34、线延时的连续式布线结构，在某种意义上说，是一种将 EPLD和FPGA优点结合于一体的新型器件。 FLEX10K系列器件在结构上大同小异，它们都包含有四大部分：输入输出 单元IOE、逻辑阵列块(LAB)、嵌入阵列块EAB及行、快速通道(FastTrack)互连。 图 4-1 FLEX10 K 内部图 FLEXl0K系列器件特点： 彭巨龙：基于 DDS 技术信号源的设计 14 1、嵌入阵列EAB，是一个在输入和输出端口都带有寄存器的一种灵活的 RAM块，可以完成许多宏函数如存储器、查找表等。 2、全局时钟使用，可以最大限度减少时钟到各触发器的延迟，尽量使整 个系统同步产生。 3、基于JTAG的边界

35、扫描测试，2.5V(B系列)，3.0V(A,V 系列)或5.0V电源。 4、低功耗，系统不工作时电流小于1mA。 5、灵活多变的行列连线资源。 6、功能丰富的I/O引脚。 7、多种封装形式。 8、基于SRAM重构。 9、强大的集成开发环境和多形式的用户接口。 4.4 EDA 工具 MAXPLUS MAX+PLUSII是Altera提供的FPGA/CPLD开发集成环境， 它提供了一种 与结构无关的设计环境，是设计者能方便地进行设计输入、快速处理和器件编 程。在 MAX+PLUS II软件提供的设计环境中可以完成设计输入、设计编译、 设计仿真和器件编程四个设计阶段。在设计输入阶段，用户可以采用图形

36、输入、 文本输入和波形输入三种方式输入设计文件，但波形输入方式只能在工程设计 的底层使用。在设计编译阶段，MAX+PLUS II编译器依据设计输入文件自动生 成用于器件编程、波形仿真及延时分析等所需的数据文件。在设计仿真阶段， MAX+PLUS II仿真器和时延分析器利用编译器产生的数据文件自动完成逻辑功 能仿真和时延特性仿真。并且可以在设计文件中加载不同的激励，观察中间结 果以及输出波形。必要时，可以返回设计输入阶段，修改设计输入，达到设计 要求。在器件编程阶段，MAX+PLUS II编程器将编译器生成的编程文件下载到 Altera器件实现对器件编程。此后，可以将实际信号送入该器件进行时序验

37、证。 因为CPLDFPGA芯片能 四川理工学院本科毕业设计（论文） 15 够可重复编程，所以如果动态时序验证的结果不能满足用户的需要时，用户可 以返回到设计阶段重新设计，然后重复上面的步骤，最终达到设计要求。图4-2 中所示的是标准的EDA开发流程。 图4-2 MAX+PLUSII设计流程 彭巨龙：基于 DDS 技术信号源的设计 16 第 5 章 基于 FPGA 的 DDS 信号源设计 5.1 总体设计框图 图5-1 信号发生器结构框图 图5-1为本次设计总体结构框图，其中相位累加器和波形存储器构成信号发 生器核 心部分。该部分又与频率字控制模块共同构成信号发生器主模块。而显 示模块，D/A转

38、换器和滤波电路则作为信号发生器外围硬件设计。下面就分主 模块软件设计和外围硬件设计两大部分来说明信号发生器的设计。 5.2 主模块软件设计 5.2.1 相位累加器的设计 图5-2 相位累加器 图5-2为相位累加器内部结构图，它有一个N位的全加器和一个寄存器构成。 当系统时钟上升沿到来的时候，上一个时钟周期的相位值与频率字的相加值被 送入累加寄存器，并输出 四川理工学院本科毕业设计（论文） 17 HzHz MHzf f N clk 100788 . 1 2 30 2 24 min 高W位至波形存储器的地址线，同时相位值又被送回全加器进行相位累加。 相位累加器流程图如图5-3所示 开 始 时钟上升

39、沿到？ NO YES 相位累加 累加值寄存 高W位输出 结 束 图5-3 相位累加器流程图 设计要求输出频率范围为1KHZ10MHZ，频率步进为100HZ。根据第二 章介绍最高输出一般是系统时钟的40%。经过计算，设计选用系统时钟为 30MHZ时能实现设计要求。 MHzMHzMHzf1012%4030 确定相位累加字长时，考虑到频率分辨率要等于或小于频率步进值，而且 累加器字长一般为8的整数倍。由第二章公式2.2计算后得出符合设计要求的累 加器字长为N=24。 由上分析设计的相位累加器模块如图5-4所示。 图5-4 相位累加器模块 彭巨龙：基于 DDS 技术信号源的设计 18 K230为输入的

40、频率字，EN为高电平使能，RESET是高电平清零，CLK为系 统时钟输入，DOUT70是相位累加器高8位输出，该输出将作为波形存储器地 址线对波形ROM进行寻址。其程序见附录B，图5-5为该模块的时序仿真图。 图5-5 相位累加器进行累加、清零的时序仿真图 5.2.2 波形 ROM 的设计 这个模块是一个相对简单的模块。首先要确定波形ROM的地址线位数和数 据的字长，根据噪声功率的角度看波形ROM的地址线位数应该等于或略大于字 长。由于设计选择的DAC位数为8，这样ROM的字长很明显该和DAC的字长相 一致。而地址线的位数同样确定为8位。 波形存储器利用相位累加器输出的高8位作为地址线来对其进

41、行寻址，最后 输出该相位对应的二进制正弦幅值。正弦数据的产生可采用如下办法： 在MATLAB中编辑程序： clear tic; t=2*pi/256 t=0:t:2*pi; y=128*sin(t)+128; round(y); 四川理工学院本科毕业设计（论文） 19 t =0.0245 ans 将得出的结果转化为8位的二进制数据，起幅值对应在00000000-11111111区 间内。最后利用得到的二进制数据用VHDL编写程序实现正弦ROM的设计。 图5-6为正弦波形ROM模块，该模块时序仿真如图5-7所示。 图5-6 正弦波形ROM 图5-7 波形ROM时序仿真图 5.2.3 频率控制模块

42、的设计 设计要求频率步进为100HZ，但由于频率范围很宽，要求改变频率时如果 跨度较大则需要很长的时间通过频率步进端来改变输出频率。因此在实际频率 控制模块中，增加了4个附加的频率步进按钮。分别为最小步进（100HZ）的10 倍、100倍、1000倍和10000倍即1KHZ、10KHZ、100KHZ和1MHZ。这样从大 到小地利用频率步进值便可很快地调到所需要的频点。 实现这个设计的方法也很简单，由第二章公式 可以看出， N c fkf2/ 0 当确定后与K成正比关系。计算出输出频率时K的值，则 N c f2/ 0 fHZf100 0 这个K的值就是频率字步进100HZ时频率字K的增量，记为。

43、要成倍地增加K 彭巨龙：基于 DDS 技术信号源的设计 20 步进频率，则只需以相同的倍数增加的值。将，KHZf100 0 ，N=24 带入得到100HZ步进时值为56。则实现MHZfC30 N c fkf2/ 0 K 1KHZ、10KHZ、100KHZ和1MHZ的步进K的增量分别为10、100、1000KK 和10000。由于设计要求频率输出范围为1KHZ-10MHZ，则K值的最小KK 值为560，最大值为5600000。设系统其始和复位时K的初值为560，即初始化频 率为1KHZ。然后再根据所要输出的频率调整相应的步进量。图5-8为VHDL设 计的频率控制模块 图5-8 频率控制模块 模块

44、各引脚说明如下：RESET为频率字复位端，高电平有效。CLK接 入的是系统时钟，目的是驱动模块内部延时计数器，该计数器的作用是：当进 行频率操作时，频率的增、减确认信号必须在按键状态稳定后才能进行，所以 加入一定的延时。同时还可以达到按键去抖动的效果。STEP140：频率步进 “增”操作端，各端口分别为STEP1（4）步进100HZ，STEP1（3）步进 1KHZ，STEP1（2）步进10KHZ，STEP1（1）步进100KHZ，STEP1（0）步进 1MHZ。STEP240：频率步进“减”操作端，各端口对应操作值同上。KOUT 为输出频率字，送至DDS主模 四川理工学院本科毕业设计（论文）

45、21 图5-9为频率控制模块流程图。 开 始 频率字赋初值 有键按下？ N Y Y 复位键？ N 频率增操作？ N Y 频率减操作 增加对应值 减少对应值 频率字输出 结 束 图5-9 频率控制模块流程图 频率控制模块时序仿真如图5-10所示。 彭巨龙：基于 DDS 技术信号源的设计 22 图5-10 频率控制模块时序仿真图 5.3 外围硬件设计 5.3.1 显示模块 该模块与频率控制模块有直接的联系，其功能就是显示输出频率值，显示 方式为十进制数。由于最大频率值为10MHZ为8位数，则需要8个数码管做为频 率值显示。又最小频率步进为100HZ，则只需要设计六位十进制加、减法计数 器进行从百位

46、到十兆位的频率的增、减操作，个位和十位数据恒定为零。 图5-11 频率值计数输出模块 图5-11为计数输出模块，与频率控制模块类似，RESET端为频率初始化， CLK为接入系统时钟，STEP1、STEP2分别为频率增、减控制端，KOUT为显示 数据输出。该模块时序仿真图如图4-12所示 图5-12 频率值计数模块 图5-13为输出频率译码扫描显示模块，其功能为将计数模块输出的频率值 译成七段码并扫描显示。DATA130到DATA630为频率数据百位至十兆位 BCD码输入端， 四川理工学院本科毕业设计（论文） 23 SCAN70是输出扫描信号，DISPOUT60则为数据七段码输出。 图5-13

47、译码扫描显示模块 图5-14 译码扫描显示模块 频率计数模块和译码扫描显示模块共同组成信号发生器的频率显示模块， 它与频率控制模块的操作是同步进行的。数码管所显示的数值就是信号发生器 输出的正弦波频率值。显示数字为图5-15 图 5-15 数字显示电路连接 彭巨龙：基于 DDS 技术信号源的设计 24 5.3.2 D/A 转换器 实现数字量转化为模拟信号的转换电路称为D/A转换器（DAC） 。 D/A转换器是把数字量转换成模拟量的线性电路器件，已做成集成芯片。由 于实现这种转换的原理和电路结构及工艺技术有所不同，因而出现各种各样的 D/A转换器。目前，国外市场已有上百种产品出售，他们在转换速度

48、、转换精 度、分辨率以及使用价值上都各具特色。 衡量一个D/A转换器的性能的主要参数有： （1）分辨率：是指D/A转换器能够转换的二进制数的位数，位数多分辨率 也就越高。 （2）转换时间：指数字量输入到完成转换，输出达到最终值并稳定为止所 需的时间。电流型D/A转换较快，一般在几ns到几百ns之间。电压型D/A转换较 慢，取决于运算放大器的响应时间。 （3）精度：指D/A转换器实际输出电压与理论值之间的误差，一般采用数 字量的最低有效位作为衡量单位。 （4）线性度：当数字量变化时，D/A转换器输出的模拟量按比例关系变化 的程度。理想的D/A转换器是线性的，但是实际上是有误差的，模拟输出偏离 理

49、想输出的最大值称为线性误差。 目前，D/A转换器芯片种类较多，对于一般的使用者而言，只需掌握DAC芯 片性能及其与计算机之间接口的基本要求，就可根据应用系统的要求合理选用 DAC芯片，并配置适当的接口电路。 设计要求输出最高频率为 10MHZ，在选择 D/A 转换器的时需要充分考虑到 D/A 转换器的转换速率，在本次设计中选择了 ADV7120 芯片19，它是一个高 速 D/A 转换 COMS 芯片，耗电小，同时考虑到实验室的焊接工具的现状，是否 完全兼容 TTL 电平标准，它有 DIP 双列直插式封装的型号。同时根据设计的不 同，这种芯片有三种速度等级分别为 30MHz、50MHz 和 80MHz 级的，因为它 的高速处理性能，它被广 四川理工学院本科毕业设计（论文） 25 泛应用于视频、图像等对数据实时处理和吞吐量比较大的领域。同时作为 它的功能之一就是用于 DDS 的高速数模转换。 图 5-16ADV7120 芯片内部原理图 上图 5-16 为该芯片的内部原理图，由于它是专业级的视频通道高速数模转 换芯片，故有很多用于视频的功能引脚