低功耗逐次逼近模数转换器的研究与设计.doc

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1、低功耗逐次逼近模数转换器 的研究与设计 Study and Design of Low-power Successive Approximation Analog-to- digital Converter (申请清华大学工学硕士学位论文) 培 养 单 位 电子工程系 学 科 电子科学与技术 研 究 生 指 导 教 师 两 低 功 耗 逐 次 逼 近 模 数 转 换 器 的 研 究 与 设 计 孙 彤 摘 要 I 毕业设计（论文）原创性声明和使用授权说明毕业设计（论文）原创性声明和使用授权说明 原创性声明原创性声明 本人郑重承诺：所呈交的毕业设计（论文），是我个人在指导教师 的指导下进行的研究

2、工作及取得的成果。尽我所知，除文中特别加以 标注和致谢的地方外，不包含其他人或组织已经发表或公布过的研 究成果，也不包含我为获得 及其它教育机构的学位或学 历而使用过的材料。对本研究提供过帮助和做出过贡献的个人或集 体，均已在文中作了明确的说明并表示了谢意。 作 者 签 名： 日 期： 指导教师签名： 日 期： 使用授权说明使用授权说明 本人完全了解 大学关于收集、保存、使用毕业设计（论文） 的规定，即：按照学校要求提交毕业设计（论文）的印刷本和电子版本； 学校有权保存毕业设计（论文）的印刷本和电子版，并提供目录检索 与阅览服务；学校可以采用影印、缩印、数字化或其它复制手段保存 论文；在不以赢

3、利为目的前提下，学校可以公布论文的部分或全部内 容。 作者签名： 日 期： 摘 要 II 摘摘 要要 逐次逼近模数转换器（ADC）具有中等转换精度和中等转换速度，采用 CMOS 工艺实现可以保证较小的芯片面积和低功耗，而且易于实现多路转换， 在精度、速度、功耗和成本方面具有综合优势，被广泛应用于工业控制、医疗 仪器以及微处理器辅助模数转换接口等领域。 论文工作设计了一个电源电压为 2.5V，精度为 12 位，速度为 500kS/s 的低 功耗逐次逼近 ADC。电路采用单端轨到轨输入，并具有省电模式。 研究工作主要分为三个部分：研究设计了一个分段电容式数模转换器 （DAC） ，高端低端各 6 位

4、，共有 128 个单位电容，减小了芯片面积，降低了 动态功耗，而且高 3 位采用温度计编码，保证了 DAC 高位的单调性；分段电 容阵列的版图采用共中心的对称布局，以提高电容的匹配精度。对多级结构 比较器进行了研究设计。比较器由三级前置放大器和一级锁存器组成，根据每 级前置放大器的位置不同，对它们的增益、带宽、功耗进行了优化，每级前置 放大器和模拟缓冲级电路的设计也减小了回程噪声的影响；比较器的设计应用 了失调校准技术。仿真结果显示，该比较器可以有效消除 10mV 输入失调，能 够在 10MHz 速度下分辨 0.2mV 输入电压，功耗只有 600uW，达到了设计要求。 对控制电路进行了研究设计

5、。采用分模块设计方法，使用 verilog-HDL 描述、 自动综合、布局布线生成，能够控制模拟部分完成逐次逼近过程，并可以根据 片选信号时间长短控制芯片进入省电模式或者工作模式。 论文工作在完成 ADC 电路设计仿真的基础上，完成了整个电路的物理版 图设计、后仿真及芯片的测试。该逐次逼近 ADC 采用 UMC 0.18um 混合信号 CMOS 工艺设计制造，芯片面积为 1.4mm1mm。实测结果显示，在 500kS/s 下，其 SNDR 为 63.13dB，即 ENOB 为 10.5 位，|DNL|小于 2LSB，|INL|小于 4LSB，功耗为 1.2mW。 关键词：关键词：逐次逼近 模数

6、转换器 数模转换器 比较器 Abstract II Abstract Successive approximation analog-to-digital converters (ADCs) have medium resolution and medium speed, small chip area and low power consumption can also be achieved in CMOS process. Moreover, it is convenient to make multi-channel conversion. Due to their mixed adv

7、antages in resolution, speed, power and cost, successive approximation ADCs are widely applied in industry controlling, medical instruments, auxiliary analog-to-digital interfaces of micro-processors and so on. A 2.5V, 12bit, 500kS/s low-power successive approximation ADC is designed in this thesis,

8、 which adopts single rail-to-rail input and has power-down mode. Study work can be categorized into 3 parts: A segmented capacitive digital-to- analog converter (DAC) is designed with 2 separated 6-bit arrays which consist of 128 unit capacitors in all, resulting in smaller chip area and lower dynam

9、ic power. Moreover, thermometer coding is applied to the top 3 bits, ensuring the DACs monotonicity. Common centroid geometry is introduced in the layout to improve matching property. A multi-stage comparator is designed, which is composed of 3 pre-amplifiers and a latch. Each pre-amplifier is optim

10、ized according to its position, the design of them and the analog buffer has already taken kickback noise into consideration. An offset cancellation technique is applied too. Simulation results show that, the proposed comparator can distinguish 0.2mV input with 10mV offset at 10MHz, while its power

11、is 600uW. The control circuit is designed in several modules, which is described in verilog-HDL, synthesized, placed and routed automatically. This digital block coordinates analog circuits to finish the successive approximation, and switches the chip into power-down mode or work mode. After circuit

12、 design and simulation, the physical layout design, post-simulation and chip measurement are also finished. The proposed ADC is designed and fabricated in UMC 0.18um Mixed Mode CMOS process, occupying 1.4mm1mm. Measurement results show that, its SNDR achieves 63.13dB at 500kS/s, thus ENOB is 10.5bit

13、, and |DNL| is less than 2LSB, |INL| is less than 4LSB, with overall power only 1.2mW. Keywords: successive approximation ADC DAC comparator 目 录 III 目目 录录 第 1 章 引言 .1 1.1 选题背景及意义.1 1.2 研究工作主要内容.2 1.3 论文各部分主要内容.3 第 2 章 逐次逼近 ADC 概述.4 2.1 逐次逼近 ADC 的工作原理.4 2.2 逐次逼近 ADC 的典型结构.5 2.2.1 电压定标型逐次逼近 ADC5 2.2.2

14、 电流定标型逐次逼近 ADC7 2.2.3 电荷定标型逐次逼近 ADC8 2.2.4 其他结构逐次逼近 ADC13 2.3 逐次逼近 ADC 的研究现状.13 第 3 章 DAC 的研究与设计15 3.1 DAC 结构的选择15 3.2 分段电容 DAC 的工作原理.15 3.3 分段电容 DAC 的电路设计.17 3.4 分段电容 DAC 的版图设计.21 3.4.1 电容匹配精度 .21 3.4.2 抑制干扰 .25 第 4 章 比较器的研究与设计.25 4.1 比较器的典型结构.25 4.1.1 运放结构比较器 .25 4.1.2 Latch 比较器.26 4.1.3 高速高精度比较器.

15、29 4.2 比较器的失调校准.30 4.3 比较器的设计.32 4.3.1 比较器结构的选择.32 4.3.2 第一级运放的设计.33 目 录 IV 4.3.3 第二、三级运放的设计.35 4.3.4 回程噪声的考虑 .38 4.3.5 比较器系统设计 .41 4.4 比较器的版图设计.44 4.4.1 抑制干扰 .45 4.4.2 器件匹配 .46 第 5 章 数字控制部分的设计.47 5.1 POWER DOWN 模块.47 5.2 CLK 模块48 5.3 TIMING 模块48 5.4 REGISTER 模块.48 5.5 ENABLE 模块 49 5.6 DAC_DEC 模块49

16、5.7 OUTPUT 模块 49 5.8 上电模块.49 第 6 章 数模混合仿真 .52 6.1 数模混合仿真.52 6.2 芯片版图.54 第 7 章 测试 .55 7.1 实际芯片.55 7.2 测试平台.56 7.3 测试过程.60 7.3.1 静态指标测试 .60 7.3.2 动态指标测试 .64 7.3.3 功耗测量 .65 7.4 测试结果.66 第 8 章 总结与未来工作展望.67 参考文献 .68 致谢与声明 .71 目 录 V 个人简历、在学期间发表的学术论文与研究成果.72 目 录 III 第 1 章 引言 1 第第 1 章章 引言引言 1.1 选题背景及意义 模数转换器

17、（Analog-to-Digital Converter，ADC）将模拟信号转换成数字 信号，是模拟系统与数字系统接口的关键部件，长期以来一直被广泛应用于雷 达、通信、测控、医疗、仪表、图像和音频等领域。数字信号处理技术和通信 产业的迅猛发展，推动着 ADC 逐步向高速度、高精度和低功耗的方向发展。 逐次逼近 ADC 与其他几种 ADC 在精度和速度方面的对比如图 1.1 所示。 高速度 ADC 的典型结构是 Flash 型 ADC，高精度 ADC 的典型结构是- 型 ADC，这两种结构分别在速度、精度方面具有绝对优势，在速度、精度两个垂 直市场上得到了广泛应用。然而，在其他广阔的应用领域中，

18、人们往往需要一 种中等速度、中等精度、低功耗、低成本的 ADC，逐次逼近 ADC（Successive Approximation ADC）满足了这种需求，占据了广阔的水平市场。 246810 12 14 16 18 20 22 24 26 10K 100K 1M 10M 100M 1G 10G 100G 1T 逐次逼近 ADC Flash ADC 两步 ADC - ADC 精度（bit） 采样率（S/s） 图 1.1 逐次逼近 ADC 与其他 ADC 在精度、速度方面的对比 逐次逼近 ADC 具有中等转换精度（一般 816 位）和中等转换速度（一 般 5MS/s 以下） ，采用 CMOS 工

19、艺制造时可以保证较低的功耗和较小的芯片面 积，而且易于实现多路转换，因此在精度、速度、功耗和成本方面具有综合优 势，市场应用广泛。 在工业过程控制方面，逐次逼近 ADC 的典型应用主要是用于放置在远端 第 1 章 引言 2 测量各种物理量的传感器1234，这些利用了逐次逼近 ADC 的以下几个优势5： 1、多种模拟输入范围（单极、双极、差分） ； 2、在开关、多通道应用中，能保证零数据延迟； 3、精度与速度适中； 4、功耗低、面积小。 例如在传感器网络应用中，成千上万个传感器节点由 1 块电池或者几平方 毫米的太阳能电池供电，这就要求每个传感器节点面积小、成本低，而且这些 节点能够长时间工作，

20、消耗能量很小3，逐次逼近 ADC 正好具有面积小、功耗 低、成本低的优势。而在电机控制应用中，需要在同一时刻及时捕获多路模拟 输入，完成三相电流和电压测量，这样在一个芯片上集成多个采样/保持电路的 逐次逼近 ADC 就为这类应用提供了极大的便利。 在医疗仪器方面，逐次逼近 ADC 广泛应用于成像系统，例如 CT 扫描仪、 MRI 和 X 射线系统。逐次逼近 ADC 具有零延迟、较高采样速率和较好 DC 指 标等优势，保证了成像系统刷新速率高、成像分辨率高。逐次逼近 ADC 功耗 低、面积小等优势在便携式医疗仪器应用（血液分析、血压监测、心脏监测、 脉搏测量等）中得到充分发挥5。 此外，逐次逼近

21、 ADC 的综合优势特别适合用作微处理器的辅助 ADC 接口， 可以作为 ADC IP 核广泛应用于 SoC。目前几个做混合信号 IP 核的大公司，例 如 ChipIdea、Nordic、Qualcore，用作微处理辅助 ADC 接口的 IP 核主要是逐次 逼近结构。 1.2 研究工作主要内容 本研究工作旨在设计一款应用于微处理器接口的低功耗逐次逼近 ADC，它 采用单端输入，工作在 2.5V 电源电压下，转换精度为 12 位，采样率为 500kS/s，并且带有省电（power down）模式。研究工作大体包括以下几个方面： 1、了解逐次逼近 ADC 的工作原理、典型结构、发展历史与国内外的研

22、究 现状； 2、研究逐次逼近 ADC 的三个核心模块：DAC、比较器与数字控制部分； 第 1 章 引言 3 3、设计逐次逼近 ADC 的模拟部分，包括 DAC、比较器、偏置电路、模拟 缓冲级等，进行前仿真、版图设计、后仿真等模拟集成电路设计流程； 4、使用 verilog 硬件描述语言对数字控制部分进行 RTL 代码描述，进行前 仿真、综合、后仿真、布局布线等数字集成电路设计流程； 5、利用 Cadence spectreVerilog 仿真器对整个芯片进行数模混合仿真。 6、模拟部分版图与数字部分版图的拼接，整体版图的设计，流片。 7、电源 PCB 板与逐次逼近 ADC 测试 PCB 板的设

23、计。 8、逐次逼近 ADC 的测试与分析。 1.3 论文各部分主要内容 第 2 章介绍逐次逼近 ADC 的工作原理、典型结构与国内外发展现状； 第 3 章讨论关键模块 DAC 的设计，给出电路结构与仿真结果； 第 4 章研究关键模块比较器，分析电路结构与仿真结果； 第 5 章论述数字控制部分的功能，列出 verilog 代码与仿真结果； 第 6 章描述数模混合仿真流程以及整体芯片仿真结果； 第 7 章阐述测试过程，并对测试结果进行分析； 第 8 章总结研究工作，并对未来工作进行展望。 第 1 章 引言 4 第 2 章 逐次逼近 ADC 概述 4 第第 2 章章 逐次逼近逐次逼近 ADC 概述概

24、述 2.1 逐次逼近 ADC 的工作原理 逐次逼近 ADC 的基本结构如图 2.1 所示，主要由采样/保持电路、DAC、 比较器、数字控制部分和其他模拟电路组成，核心是 DAC、比较器和数字控制 部分。 采样/保持 比较器 数字控制部分 其他模拟电路 DAC Vin Vref CLK OUTSAR 图 2.1 逐次逼近 ADC 的基本结构 逐次逼近 ADC 使用二进制搜索算法使 DAC 的输出逐次逼近输入的模拟信 号，对于 N 位逐次逼近 ADC 至少需要 N 个转换周期。其大致工作过程如下： 首先模拟输入信号 Vin 被采样保持，送入比较器的一端，然后数字控制部分将 逐次逼近寄存器（SAR）

25、最高位（MSB）预置 1，其他位全部清零，DAC 在 Vref 和 SAR 的控制下输出 1/2 Vref 送入比较器的另一端。如果 Vin 1/2 Vref，那么比较器输出 1，SAR 最高位定为 1；否则，如果 Vin 1/2 Vref，所以 bit2 = 1；第二个转换周期， SAR 置为 110，DAC 输出 3/4 Vref，由于 Vin 1/2 Vref，那么比较器输出 0，MSB = 1；如果 Vx 0，即 Vin 1/2 VREF，那么比较器输出 0，保留第 12 位为 1，否则第 12 位清 0。 依次类推，直到确定了第 1 位（即 LSB） 。LSB 的确定过程见图 3.5

26、，等效电路 如图 3.6(b)所示，可见 LSB 电容接 VREF使 Vx 增加 1/4159 VREF。 比较器 + - CL6CL5CL4CL3CL2CL1CM6CM5CM4CM3CM2CM1Cc Cs S0 ScSM1SM2SM3SM4SM5SM6SL1SL2SL3SL4SL5SL6 SIN VREFVINVCM 图 3.5 再分配模式之 LSB 32C 32C C 63C VREFVX C 62C C 64C VREFVX (a) MSB (b) LSB 图 3.6 再分配阶段等效电路 最终，该分段电容 DAC 的输出为 CM i REF i i INX VV b VV ) 2 ( 4

27、159 4096 12 1 13 （3-4） 其中，bi是分段电容 DAC 第 i 位的值，为 0 或 1。 第 3 章 DAC 的研究与设计 18 3.3 分段电容 DAC 的电路设计 课题中使用的分段电容 DAC 如图 3.7 所示，C 是 MIM 单位电容，其他电 容都是单位电容的整数倍。综合考虑噪声、电容匹配与芯片面积等因素，单位 电容定为 100fF，这样比较器输入端的等效电容约为 6.5pF，分段电容 DAC 开 关的导通电阻在比较器输入端的总噪声功率（kT/C 噪声）为 6.3710-10V2，总 噪声电压约为 25uVrms，比 0.5LSB（300uV）小得多，满足噪声要求。

28、 比较器 + - 8C8C8C4C2CC8C8C8C4C2CCC C S0 ScSM1SM2SM3SMC1SMC2SMC3SL1SL2SL3SL4SL5SL5 SIN VREFVINVCM 8C8C8C8C SMC4SMC5SMC6SMC7 8C8C8C8C SL6SL6SL6SL6 Bit 1Bit 2Bit 3Bit 4Bit 5Bit 6Bit 7Bit 8Bit 9Bit 12 & Bit 11 & Bit 10 图 3.7 课题设计的分段电容 DAC 原理图 为了保证 DAC 的单调性，高 3 位（Bit12、Bit11、Bit10）电容采用了温度 计编码。考虑到开关的驱动能力，每个

29、开关最多直接驱动 8 个单位电容，因此 第 5 位使用 2 个开关（SL5）驱动 2 组 8C，第 6 位使用 4 个开关（SL6）驱动 4 组 8C，采用温度计编码的高 3 位也以 8C 为 1 组，分成了 7 组，由开关 SMC7SMC1驱动。 图 3.8 是 DAC 高位开关单元的电路图，除了电源 VDD 与地 GND 外，该 单元的输入有模拟输入 VIN、参考电压 VREF、SAR 的输出 DIN、逻辑控制信 号 ENABLE，输出 OUT 与电容下极板相连。当 ENABLE 为 0 时（此时比较器 进行失调校准） ，电容下极板接 VIN，跟踪模拟输入；当 ENABLE 为 1 时，根

30、 据 SAR 的输出 DIN（即该电容对应的数字输入）的值，电容下极板接 VREF（DIN=1）或者接地 GND（DIN=0） 。 连通 VIN、VREF 的传输门开关尺寸应该适中，尽可能减小开关的导通电 阻，加快 DAC 的采样速度，减小 DAC 的建立时间，同时又要考虑开关的电荷 注入效应对 DAC 精度的影响。接地开关直接使用 NMOS 实现，尺寸不必太大。 电容下极板 DAC 低位电容阵列无需对模拟输入采样，所以 DAC 低位开关 单元没有模拟输入 VIN，其他电路与高位开关单元类似。 第 3 章 DAC 的研究与设计 19 图 3.8 DAC 中的开关单元 DAC 的整体电路图如图

31、3.9 所示。 第 3 章 DAC 的研究与设计 20 图 3.9 课题设计的分段电容 DAC 电路图 在电源 VDD=2.5V、VREF=2.5V 的情况下，对 DAC 进行输入扫描，得到 DAC 的输出特性曲线如图 3.10 所示，图中的尖峰是由于电容阵列切换造成的 瞬态现象，对 DAC 的性能没有影响。 第 3 章 DAC 的研究与设计 21 图 3.10 DAC 的输出特性曲线 放大 DAC 输出特性曲线的一个片断，得到图 3.11，LSB0.6mV，与理论 计算的 VREF/4159 基本相等。 图 3.11 DAC 的转换阶梯 第 3 章 DAC 的研究与设计 22 3.4 分段电

32、容 DAC 的版图设计 分段电容 DAC 是逐次逼近 ADC 核心模拟电路之一，版图设计对它性能的 影响较大，主要体现在电容匹配精度与抑制干扰两个方面。 3.4.1 电容匹配精度 , 1 2N C INLLSB C 21 N C DNLLSB C 电容阵列的匹配误差对逐次逼近 ADC 的增益误差和失调没有影响，但却 直接影响逐次逼近 ADC 的线性度，因此课题逐次逼近 ADC 对分段电容阵列的 电容匹配精度要求较高。图 3.12 是 12 位采用分段电容 DAC 结构的逐次逼近 ADC，在电容匹配精度是 10 位（即电容相对匹配精度 0.1%）的情况下，仿真 1200 次得到的 DNL 与 I

33、NL 性能，可见电容的匹配误差会给这种结构的逐次逼 近 ADC 引入较大的 DNL 与 INL，特别是在转换点，如 011111 111111 到 100000 000000 转换时。 图 3.12 电容匹配精度 10 位时的 DNL 与 INL 性能 影响电容匹配精度的因素很多10，电容边缘的蚀刻误差是其中之一。由于 掩膜板边缘的蚀刻误差和工艺中其他因素的影响，器件的边缘很难精确定位， 而且直线边缘通常是在一定误差范围内的不规则形状，这就给电容的有效面积 引入了随机误差，从而使电容值在一定范围内具有不确定性。 第 3 章 DAC 的研究与设计 23 C4 C2 C1 x L4 图 3.13

34、电容边缘的蚀刻误差 考虑一种简单情况，如图 3.13 所示，假定原设计 C4=2C2=4C1，但在制造 过程中，由于边缘蚀刻误差，C4 的每个边缘都比设计值向内侧收缩了 x，那 么实际情况 C4=2C2(1-4)2，其中 4=2x/L4。即使每个电容的边缘都比设计值 向内侧收缩了 x，由于 i与电容边长 Li有关，仍然不满足原设计的电容值比 例，引入较大的电容匹配误差。 为了减轻蚀刻误差对电容匹配精度的影响，可以使用单位电容并联的方式， 如图 3.14 所示，每个电容由几个单位电容并联构成，尽管实际电容值与设计值 之间仍然存在误差，但是电容匹配误差却有效减小了。 C4C2C1 图 3.14 单

35、位电容并联 影响电容匹配精度的另外一个重要因素，是电容两个极板之间氧化层的梯 度效应。实际工艺中，氧化层的厚度并不是均匀的，而是有一定的梯度，这就 对电容阵列引入了匹配误差，如图 3.15 所示。 第 3 章 DAC 的研究与设计 24 C4C2C1 x hox x x0+ax+ 图 3.15 电介质层的梯度效应 为了减小这个因素的影响，可以改进工艺中氧化层的生长技术，也可以通 过单位电容阵列共中心的版图布局得到改善。如图 3.16 所示，构成每个电容的 单位电容围绕共同的中心点对称放置，这样就减小了氧化层梯度对电容匹配精 度的影响。 C4 C2C1 图 3.16 单位电容共中心对称的版图布局

36、 此外，增加冗余单位电容，使分段电容阵列中的每个电容周围的蚀刻环境 相同，也增加了电容的匹配精度。 课题分段电容 DAC 的高 6 位与低 6 位分别使用了单位电容共中心对称的 版图布局方式，如图 3.17 所示。其中每个圆代表一个单位电容，相同编号的单 位电容并联组成分段电容 DAC 中的相应电容。白色的圆是冗余单位电容，保 证电路电容蚀刻环境相同，它们的上下极板均接地。 第 3 章 DAC 的研究与设计 25 2c c c c c c c cc c c c c c c c 10c c c c c c c cc c c c c c c c 2c c c c c c c cc c c c c

37、c c c c c c c c c c cc c c c c c c c c c c c c c c cc c c c c c c cc c c c c c c cc c c c c c c c c c c c c c c c c c c c c c c cc c c c c c c c c c c c c c c cc c c c c c c c c c c c c c c cc c c c c c c c c c c c c c c c c c c c c c c cc c c c c c c cc c c c c c c cc c c c c c c c 3 3 3 3 4 444 4

38、444 555 55 555 6 6 6 6 6 6 6 6 777 77 777 8 88 8 8 8 8 8 9 99 9 9 99 9 10 1010 10 1010 1010 图 3.17 分段电容 DAC 高 6 位（低 6 位）电容排列 课题分段电容 DAC 使用这种排列方式后，包括冗余电容共有 24.2pF，虽 然芯片面积变大了，但是电容的匹配精度得到了保证。 3.4.2 抑制干扰 分段电容 DAC 输出模拟信号，较容易受数字信号、电源噪声等的干扰， 版图设计过程中需要考虑抑制干扰问题。 由 3.3 节可知，整个分段电容 DAC 可以分为电容阵列与开关单元两部分， 版图也按照这两

39、部分划分。如图 3.18 所示，高 6 位开关单元与低 6 位开关单元 分别放置在高 6 位电容阵列与低 6 位电容阵列两侧，两个电容阵列并排布局， 放置在三层保护环内部，以隔离开关单元，减小开关动作对电容阵列的干扰。 第 3 章 DAC 的研究与设计 26 高6位电容阵列低6位电容阵列 高6位 开关单元 低6位 开关单元 分段电容DAC 保护环 图 3.18 分段电容 DAC 的版图布局 此外，分段电容 DAC 的输出电压是电荷再分配的结果，无有源器件驱动， 是敏感信号线，因此分段电容 DAC 的输出线使用了屏蔽，如图 3.19 所示。这 里，分段电容 DAC 的输出线使用金属 3 引出，上

40、下被金属 1 与金属 5 两层金 属地线包围（比使用金属 2 与金属 4 两层金属地线包围的寄生电容要小） ，因 而完全隔离了外部电场线，减小了干扰。 金属1 金属3 金属5 接触孔 图 3.19 通过上下两层金属地线屏蔽敏感信号 第 4 章 比较器的研究与设计 25 第第 4 章章 比较器的研究与设计比较器的研究与设计 4.1 比较器的典型结构 比较器将两个输入信号进行比较，得到数字电路能够识别的数字信号 “1”或者“0” ，是逐次逼近 ADC 中另外一个核心模拟单元，它的精度、速度、 失调等指标直接影响整个逐次逼近 ADC 的性能。 按照工作原理，逐次逼近 ADC 中的比较器大体可以分为两

41、类：运放结构 比较器、Latch 比较器。运放结构比较器可以分辨较小的输入信号，但是速度 较慢；Latch 比较器的速度较快，但是只能分辨较大的输入信号。在高速、高 精度的应用中，对比较器的精度和速度都有较高的要求，通常将两种比较器级 联使用，发挥各自优势，必要时还需要使用失调校准技术。 4.1.1 运放结构比较器 比较器需要将两个输入信号的差值放大到数字电路能够有效识别的幅度， 因此自然想到可以用运放结构来设计比较器。设计一个高性能的运放具有较大 难度，但是使用运放结构设计比较器就相对简单的多，因为这时运放工作在开 环状态下，设计时主要考虑运放的带宽和增益（对于高精度比较器，噪声也是 一个重

42、要因素） ，无需考虑运放的线性度、稳定性等较复杂的因素。 假定比较器由 n 级单极点运放级联组成 36，如图 4.1 所示，则总增益为 n i in AAAAA 1 21 （4-1） 其中 Ai是第 i 级运放的增益。 A1 1 A2 2 An n Vin Vout 图 4.1 运放级联组成的比较器 单极点系统的建立时间常数为 第 4 章 比较器的研究与设计 26 ui i i i A 1 （4-2） 其中，i是第 i 级运放的建立时间常数，i是第 i 级运放的-3dB 带宽，ui是 第 i 级运放的单位增益带宽，Ai是第 i 级运放的增益。那么 n 级运放级联组成 的比较器的建立时间常数为

43、n i n i ui i i n i i A 111 1 （4-3） 如果每级运放的增益和单位增益带宽相同，都为 A0和 u0，那么级联后组 成的比较器的增益为 n AA 0 （4-4） 建立时间常数为 0 0 u An （4-5） 如果使用单级运放达到同样的增益，那么建立时间常数为 0 0 u n A （4-6） 显然这比 n 级运放级联比较器的建立时间大的多。因此，运放结构的比较器通 常由多级运放级联组成，后面接反相器组驱动数字电路，它具有精度较高、失 调电压较小等优点，但是它的比较速度较慢，输出电压与时间成负指数关系， 而且静态功耗较大，多出现在较早的文献中8182037。 4.1.2

44、Latch 比较器 Latch 比较器的典型电路如图 4.2 所示38，工作过程一般包括两个模式：首 先是采样模式（track mode） ， 为低电平，开关 S1、S2 闭合，晶体管 M5 关 断，输入端 X、Y 对输入电压采样；然后是锁存模式（latch mode） ， 为高电 平，开关 S1、S2 断开，晶体管 M5 导通，通过正反馈，输出被迅速锁存。 第 4 章 比较器的研究与设计 27 VDD Vin1 Vin2 M5 M1M2 M3M4 S1S2 XY 图 4.2 典型 Latch 比较器 由于使用了正反馈，Latch 比较器的速度比较快，下面利用两个首尾互连 的运放模型，分析锁存

45、模式下 Latch 比较器的时间常数36，如图 4.3 所示。 VxVy 图 4.3 锁存模式下的 Latch 比较器模型 假定这两个单级点运放完全相同，跨导为 gm，输出电阻为 Rout，负载电容 为 CL，那么由线性模型可以得到 dt dV C R V Vg y L out y xm （4- 7） dt dV C R V Vg x L out x ym （4- 8） 整理可以得到 dt dV VVA y yx （4- 9） 第 4 章 比较器的研究与设计 28 dt dV VVA x xy （4- 10） 其中，A 是运放的直流增益 outm RgA （4-11） 是运放的建立时间常数 d

46、Bu outL A RC 3 1 （4-12） 其中，u是运放的单位增益带宽，-3dB是运放的-3dB 带宽。 式（4-9）与式（4-10）相减得到 V dt d V dt d A V dt d A V u 1 （4-13） 其中，V=Vx-Vy。求解式（4-13）得到 lu t t eVeVV 00 （4-14） 其中，V0是比较器初始的输入电压差，l是锁存模式下比较器的建立时间 常数，即 m L u l g C A 1 （4-15） 可以看出，引入正反馈后的建立时间常数，等于单个运放建立时间常数除 以增益。如果减小负载电容，增大运放跨导，那么整个 Latch 比较器的速度可 以进一步提高。

47、 由式（4-14）可知，为了产生数字电路能够处理的电压差 Vlogic，Latch 比较器需要的锁存时间为 )ln( 0 log V V T ic llatch （4-16） Latch 比较器初始的输入电压差越大，则其输出达到规定电压幅度的时间越短。 Latch 比较器的优点是速度快，输出电压与时间成正指数关系，但它的失 调电压较大，容易受噪声干扰，在精度要求不高的场合得到了应用3912。 第 4 章 比较器的研究与设计 29 4.1.3 高速高精度比较器 在很多应用中，要求比较器能够在较高速度下分辨较小的输入电压，单独 使用上述两种比较器都不能满足要求，这时通常将两种比较器级联组成高速高

48、精度比较器。如图 4.4 所示，高速高精度比较器由 n 级运放级联组成预放大级， 后面紧跟一级 Latch 比较器。预放大级对输入信号逐级放大，放大到 Latch 比 较器能够有效识别的幅度，然后 Latch 比较器通过正反馈将信号迅速放大到数 字电路能够有效识别的幅度。 + +- -+ +- - VinVout 图 4.4 高速高精度比较器 这种高速高精度比较器结合了级联运放比较器负指数响应特性和 Latch 比 较器正指数响应特性的优点39，如图 4.5 所示。 t1t2 大 大 大 大 VOLt VX Latch大 Vout VOH 图 4.5 高速高精度比较器的时域响应特性 图 4.5 中，预放大级的增益不足以将输入信号 VOL放大到数字电路能够有 效识别的幅度，但可以在 t1时间内将 VOL放大到 VX，而 VX可以被 Latch 级识 别，并在 t2以后放大到数字电路能够有效识别的幅度 VOH，因此这种高速高精 度比较器对输入 VOL的响应时间是 t1+t2。如果单独使用运放级联组成的比较器， 需要更大的增益，达到 VOH的时间要大于 t1+t2；如果单独使用 Latch 比较器， 对于初始输入信号 VOL，其达到 VOH的时间也要大于 t1+t2。可见，两种比较器 第 4 章 比较器的研究与设计 30 级联构成的高速高精度比较器在得到较高精度的同时，保证了速度，