模拟集成电路的设计流程.ppt

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1、2019/2/20,共88页,1,Hspice/Spectre 介绍,罗豪 2008.9.22,2019/2/20,共88页,2,模拟集成电路的设计流程,1.交互式电路图输入 2.电路仿真 3.版图设计 4.版图的验证（DRC LVS） 5.寄生参数提取 6.后仿真 7.流片,全定制,2019/2/20,共88页,3,各种仿真器简介,SPICE : 由UC Berkeley 开发。用于非线性 DC分析，非线性瞬态分析和线性的AC分析。 Hspice: 作为业界标准的电路仿真工具，它自带了许多器件模型，包括小尺寸的MOSFET和MESFET。Cadence提供了hspice的基本元件库并提供了与

2、Hspice的全面的接口。 Spectre: 由Cadence开发的电路仿真器，在SPICE的基础上进行了改进，使得计算的速度更快，收敛性能更好。,2019/2/20,共88页,4,高精度电路仿真器,1、Spectre/SpectreRF(cadence) 2、Hspice/HspiceRF(avanti) 3、Ads(Agilent 主要针对RF) 4、eldo(Mentor Graphics) 5、saber(Synopsys),2019/2/20,共88页,5,Cadenc软件简介,Cadence 提供了一个大型的EDA 软件包，它包括： ASIC 设计 全定制IC设计工具Virtuos

3、o Schematic Composer 电路仿真工具Analog Design Environment FPGA 设计 PCB设计,2019/2/20,共88页,6,Cadence中Spectre的模拟仿真,1、进入Cadence软件包 2、建立可进行SPECTRE模拟的单元文件 3、编辑可进行SPECTRE模拟的单元文件 4、模拟仿真的设置(重点) 5、模拟仿真结果的显示以及处理 6、分模块模拟(建立子模块) 7、运算放大器仿真实例,2019/2/20,共88页,7,一、进入Cadence软件包,方法一 安装并运行exeed软件，使用putty软件（缘网下载），在Host name处填工作

4、站地址，端口默认，协议（protocol）选SSH，如图所示，然后点击Open。,2019/2/20,共88页,8,1、键入用户名和密码，在提示符处键入: source/opt/demo/cds.env(回车) 2、setenv DISPLAY 本机ip:0.0(回车)，再键入icfb&，出现的主窗口如图所示:,2019/2/20,共88页,9,方法二 1、安装winvnc软件 2、运行putty软件键入 用户名和密码，在提示 符处键入 vncserver命 令申请vnc端口 3、运行winvnc，填入 主机名称：端口号码,2019/2/20,共88页,10,二、建立可进行SPECTRE模拟

5、的单元文件,主窗口分为信息窗口CIW、命令行以及主菜单。信息窗口会给出一些系统信息（如出错信息，程序运行情况等）。在命令行中可以输入某些命令。,主菜单包括： 1、File菜单 2、Tools菜单 3、Options菜单,2019/2/20,共88页,11,File菜单,在File菜单下，主要的菜单项有New、Open、Exit等 New菜单项的子菜单下有Library、Cell view两项。Library项打开New Library窗口，Cell view项打开Create New File窗口。 Open菜单项打开相应的Open File窗口。 Exit项退出Cadence软件包。,Lib

6、rary,Cell,Schematic Symbol Layout Verilog,（View）,2019/2/20,共88页,12,Library,Cell以及View,1、library(库)的地位相当于文件夹，它用来存放一整个设计的所有数据，包括子单元（cell）以及子单元（cell）中的多种视图（view）。新建时注意选择是否链接techfile。 2、Cell（单元）可以是一个简单的单元，像一个与非门，也可以是比较复杂的单元（由symbol搭建而成）。 3、View则包含多种类型，常用的有schemetic，symbol，layout，extracted，ivpcell等等 ,新建C

7、ellview要注意选择View的类型。,2019/2/20,共88页,13,Tools菜单,在Tools菜单下，比较常用的菜单项有 Library Manager Library Path Editor Technology File Manager,Library Manager项打开的是库管理器。在窗口的各部分中，分别显示的是Library、Category、Cell、View相应的内容。,2019/2/20,共88页,14,Library Path Editor可以对本用户的文件路径进行修改,Technology File Manager基本上都是和工艺相关的功能和设置。比较常用的是E

8、dit Layers 可以使用在版图编辑中，用来修改原始图层的一些属性。,Library Path Editor & Technology File Manager,2019/2/20,共88页,15,Options菜单,Options菜单主要是对Cadence的一些参数进行调整和设置，如快捷键等。一般无需设置，直接使用默认值。,2019/2/20,共88页,16,三、编辑可进行SPECTRE模拟 的单元文件,选择主窗口FileOpenOpen file，打开相应的Schematic View，即进入了Composer-Schematic Editing 窗口，如右图所示。,2019/2/20

9、,共88页,17,工具栏介绍,从上至下：,1.Check and Save 2.Save 3.Zoom in by 2 4.Zoom out by 2 5.Stretch s 6.Copy c 7.Delete Del 8.Undo 9.Property q 10.Instance i,11.Wire（Narrow） w 12.Wire（Wide） 13.Wire Name l 14.Pin p 15.Cmd Options 16.Repeat,2019/2/20,共88页,18,添加元器件,点击右边工具栏“Instance”或快捷键“I”,基本的元器件，如NMOS PMOS 电阻 电容 电压

10、源 电流源 等等 都在analoglib库里。,注意！ View要选择symbol,2019/2/20,共88页,19,常用analoglib库的元器件,2019/2/20,共88页,20,元器件symbol视图,2019/2/20,共88页,21,一些快捷键,以下是一些常用的快捷键： i 添加元件，即打开添加元件的窗口； 缩小两倍； 扩大两倍； w 连线（细线）； f 全图显示； p 查看元件属性； m 整体移动（带连接关系）； shift+m 移动（不带连接关系）。,2019/2/20,共88页,22,四、模拟仿真的设置(重点),Composer-schematic界面中的Tools An

11、alog Environment项可以打开Analog Design Environment 窗口，如右图所示。,2019/2/20,共88页,23,Analog Design Simulation菜单介绍,Session菜单,Schematic Window Save State Load State Options Reset Quit,回到电路图,保存当前所设定的模拟所用到的各种参数,加载已经保存的状态,一些显示选项的设置,重置analog artist。相当于重新打开一个模拟窗口,退出,2019/2/20,共88页,24,Setup菜单,Setup菜单,Design Simulator

12、/directory/host Temperature Model Library Environment,选择所要模拟的线路图,选择模拟使用的模型一般有cdsSpice hspiceS spectre等,设置模拟时的温度,设置库文件的路径和仿真方式,设置仿真的环境 （后仿真时需设置）,2019/2/20,共88页,25,Analyses菜单,选择模拟类型。Spectre的分析有很多种，如右图，最基本的有 tran（瞬态分析） dc（直流分析） ac（交流分析）。,2019/2/20,共88页,26,tran（瞬态分析）,2019/2/20,共88页,27,dc（直流分析）,dc（直流分析）可

13、以在直流条件下对temperature，Design Variable，Component Parameter，Model Parameter进行扫描仿真,举例:对温度的扫描（测量温度系数） 电路随电源电压变化的变化曲线等,2019/2/20,共88页,28,ac（交流分析）,ac（交流分析）是分析电路性能随着运行频率变化而变化的仿真。,既可以对频率进行扫描也可以在某个频率下进行对其它变量的扫描。,2019/2/20,共88页,29,Variables菜单,包括Edit等子菜单项。可以对变量进行添加、删除、查找、复制等操作。变量（variables）既可以是电路中元器件的某一个参量，也可以是一

14、个表达式。变量将在参量扫描（parametric analysis）时用到。,2019/2/20,共88页,30,其它有关的菜单项（1）,Tools/Parametric Analysis 它提供了一种很重要的分析方法参量分析的方法，也即参量扫描。可以对温度，用户自定义的变量（variables）进行扫描，从而找出最合适的值。,2019/2/20,共88页,31,其它有关的菜单项（2）,Outputs/To be plotted/selected on schematic,schematic子菜单用来在电路原理图上选取要显示的波形（点击连线选取节点电压，点击元件端点选取节点电流），这个菜单比较

15、常用,2019/2/20,共88页,32,其它有关的菜单项（3）,Outputs/Setup 当然我们需要输出的有时不仅仅是电流、电压，还有一些更高级的。比如说：带宽、增益等需要计算的值，这时我们可以在Outputs/setup中设定其名称和表达式。在运行模拟之后，这些输出将会很直观的显示出来。 举个例子：标识3db的点，我们用到的表达式如下：bandwidth（VF(“/Out)，3，“low”）。 需要注意的是：表达式一般都是通过计算器（caculator）输入的。Cadance自带的计算器功能强大，除了输入一些普通表达式以外，还自带有一些特殊表达式，如bandwidth、average等

16、等。,2019/2/20,共88页,33,Calculator的使用,Calculator是一个重要的数据处理工具，可以用来仿真电源抑制比，相位裕度，共模抑制比,2019/2/20,共88页,34,其它有关的菜单项（3）,Results菜单,2019/2/20,共88页,35,模拟结果的显示以及处理,在模拟有了结果之后，如果设定的output有plot属性的话，系统会自动调出waveform窗口，并显示outputs的波形，如左图,2019/2/20,共88页,36,分模块模拟(建立子模块),存在问题 在电路越来越复杂的情况下，存在许多重复单元，如果花时间分别去建立schamatic，明显会使

17、工作更繁复。 解决方案 我们在建立了一个子电路后，可以将其看作一个整体，建立一个模块,即建立一个symbol（view name），放在用户自己库里的作为一个器件(component)来用，这样可以大大减小工作量、提高效率、简化设计。,2019/2/20,共88页,37,schematic和symbol图,在Library Manager中分别建立cellview 的schematic (view)和symbol(view)，如下图所示。两者的Pin的名称必须一致，这样才能建立起一一对应的关系。,2019/2/20,共88页,38,建立子模块的方法,1、直接建立 在Library Manage

18、r中新建cell，在弹出的窗口的Tool项选择Composer-symbol,即建立的是symbol(view); 用子菜单Add/Shape/Line和Add/Shape/Circle的命令画出所需的形状； 用子菜单Add/label的命令添加标签instanceName； 用子菜单Add/PIn的命令添加管脚 用子菜单Add/Selection Box命令添加选择框。,2、间接建立 打开cell的schematic(view)，用子菜单Design/Create Cellview/From Cellview命令。在弹出的窗口里输入相应的名称后，单击OK,2019/2/20,共88页,39,

19、子模块的调用,在Schematic中点击Add Instance。然后在Library中选中你的子模块所在的library，cellview，symbol。这样就可以调用你设计的子模块了。,2019/2/20,共88页,40,五、运算放大器仿真实例,1、电路图的输入（共模反馈型运放），如下图所示：,2019/2/20,共88页,41,2、建立Symbol图,2019/2/20,共88页,42,3、仿真电路图示意,2019/2/20,共88页,43,4、运放小信号仿真示例,电源电压Vdc=3.3 V； 交流信号源acm=1 V； 负载电容Cload=5p F； 采用Spectre分析方式，选择交

20、流分析（ac），设置如下： Sweep Variable： Frequency Sweep Range ：1 Hz100M Hz 仿真完成后，点击 Result - Direct Plot - AC Gain&Phase 查看运放的幅频特性和相频特性,2019/2/20,共88页,44,仿真结果,?该运放直流增益为80.9dB，?单位增益带宽为82M Hz， 相位裕度为67.32deg。,2019/2/20,共88页,45,相位裕度与负载电容的关系曲线仿真,1、设置相位裕度输出，点击Outputs -Setup 其中运用了Candence函数PhaseMargin,2019/2/20,共88页

21、,46,相位裕度与负载电容的关系曲线仿真,2、点击Tools- Parametric Analysis设置负载电容的扫描范围和扫描步长，其中Range Type选择From/To，Step Control选择Linear Steps,2019/2/20,共88页,47,相位裕度与负载电容的关系曲线仿真,3、点击Parametric Analysis中的Analysis-Start得到相位裕度与负载电容的关系曲线如图：,2019/2/20,共88页,48,5 运放直流仿真示例,目标：仿真输出电压与输入电压的变化曲线 方法：采用直流仿真（dc） 仿真参数设置 1、在仿真电路图中将信号源的输入 电压

22、定义为变量Vin 2、在仿真环境界面中选择Variables -Copy From Cellview,将电路中设 置的变量集中在Design Variables栏中， 初始化Vin和Cload变量， 其中Vin=0 V，Cload=5p F,2019/2/20,共88页,49,3、设置dc仿真，其中Sweep Variable选择Design Variable，在Variable Name中填写Vin，Sweep Range选择Start-Stop，Vin 的扫描范围为-1m V1m V,2019/2/20,共88页,50,4、仿真结果（横坐标为输入电压，纵坐标为输出电压） 如图我们可以看出：

23、运放的输出摆幅大约为-2.55V2.55V,2019/2/20,共88页,51,6、瞬态仿真示例,目标：通过仿真得到运放的摆率 方法：运用瞬态仿真，输入信号设置为电压脉冲，观察输出电压的变化情况 参数设置： 输入信号源采用analoglib中的脉冲发生器vpwl，输入电压初始值为0 V，在10n s10.1n s跳变到4V Tran仿真时间为100n s 在电路图中选择输出变量，Outputs- To Be Plotted- Select On Schematic，在这里我们选择输入脉冲以及输出电压,2019/2/20,共88页,52,仿真结果 如图我们可以计算得到：运放摆率SR=117 V/

24、us,2019/2/20,共88页,53,附：Hspice 简介,Avant!StartHspice（现在属于Synopsys公司）是IC设计中最常使用的电路仿真工具，是目前业界使用最为广泛的IC设计工具，甚至可以说是事实上的标准。 教材计算：采用Level 2的MOS Model Foundry： Level 49和Mos 9、EKV等 因此设计者除利用Level 2的Model进行电路的估算以外，还一定要使用电路仿真软件Hspice、Spectre等进行仿真，以便得到更精确的结果。,2019/2/20,共88页,54,Hspice的使用,使用Hspice需要有hspice file （*.

25、sp），它的来源主要有以下两种方式： （一） 自己写 （二）由Cadence中的schematic文件得到,2019/2/20,共88页,55,*.sp文件的生成（1）,创建需要进行仿真的电路，设定好各项参数，包括激励源的设置。,2019/2/20,共88页,56,*.sp文件的生成（2）,选择Simulate/Directory/Host菜单,仿真器选择hspiceS,选择Model Path菜单,设置库的路径,2019/2/20,共88页,57,*.sp文件的生成（3）,选择Analyses菜单下的choose项,选择仿真类型（tran）,Simulation- Netlist -Crea

26、te Final,File-Save As,输入存放的全路径,2019/2/20,共88页,58,运行Hspice,由于工作站版的Hspice没有license不能用，因此采用单机版的Hspice。版本是2002.2.2,2019/2/20,共88页,59,修改*.sp文件,在进行Hspice仿真之前，还要对刚刚生成的*.sp文件进行修改，如图所示，添加hspice的库文件和仿真精度（tt ff ss fs sf）,注意：库文件的具体路径要写对，而且要是Hspice的库,POST 必须加上,2019/2/20,共88页,60,用Hspice进行仿真,仿真,查看错误信息,波形查看器,2019/2

27、/20,共88页,61,AvanWaves波形观察器,2019/2/20,共88页,62,AvanWaves波形观察器,2019/2/20,共88页,63,Spectre Verilog 数模混合仿真,Push the limit of system performance Reduce parasitic Reduce I/O driving loads Exploit design space between blocks Push the limit of power dissipation Reduce parasitic loads Reduce I/O driving curren

28、ts Reduce the system size,Why Mixed-Signal Simulation?,2019/2/20,共88页,64,System in the Real World,2019/2/20,共88页,65,Mostly Applied Method of Mixed-Signal Design,系统分成若干个芯片，每个芯片分开设计，再经电路板整合。,2019/2/20,共88页,66,Integrated Mixed-Signal Design,2019/2/20,共88页,67,Commercially Available Simulation Environmen

29、ts,Cadence ADE：VHDL/Verilog, Verilog-A, Spectre AMS：VHDL/Verilog, Verilog-A, VHDL/Verilog-AMS, Spice, Spectre Mentor Graphic ADVance MS (ModelSim + Eldo)：C, VHDL/Verilog, Verilog-A, VHDL/Verilog-AMS, Spice Synopsys Timemill：Transistor level Star-Sim：Transistor level VCS + NanoSim：C, VHDL/Verilog, Ve

30、rilog-A, Spice Dolphin Integration SMASH：ABCD, VHDL/Verilog, VHDL/Verilog-AMS, Spice,2019/2/20,共88页,68,Mixed-Signal Simulator 的基本结构,以模拟电路仿真器为核心 在处理数模混合电路时将数字部分等效为相应的简化的模拟电路、或采 用解析函数来表示逻辑模块的行为，然后对整个系统采用模拟电路的方法 进行模拟。 优点：模拟结果精确、能处理的电路规模比较大，模拟速度也有显著提高。 缺点：比逻辑模拟器还是慢很多。 同时包含模拟和数字两个仿真核 处理速度快，能处理的电路规模极大，但需要

31、解决模拟仿真核和数字仿真 核之间的通信问题；另外，由于数字逻辑仿真器和模拟仿真器的输入、输 出数据是不一样的，还必须在模拟仿真核和数字仿真核之间实现模拟信号 和数字信号的相互转换。,2019/2/20,共88页,69,Creating Analog Block,Create the schematic view of analog block, and create a symbol view for cell use,2019/2/20,共88页,70,Creating Digital Block,2019/2/20,共88页,71,Create digital block symbol,U

32、se Add-Pin/Add-Shape to create digital block symbol The pin name clkin and clkout must be the same as verilog text,2019/2/20,共88页,72,Creating a Mixed-Signal Schematic,2019/2/20,共88页,73,Create Config View for Simulation,The mixed-signal simulation hierarchy is controlled by Hierarchy-Editor which mus

33、t be defined with config view,cell name is top circuit name for simulation view name will be set as config,Use Create New File to create a new config view with Hierarchy-Editor,2019/2/20,共88页,74,Set New Configuration,1.Choose Use Template sample information,2.Choose spetreVerilog,1,2,3,3. Change the

34、 view name to schematic for simulation,4. Click OK,2019/2/20,共88页,75,Open the Schematic Version of Config View,Open the schematic version of the config view of mix from the Library manager,2019/2/20,共88页,76,Set Block Partition,开启hierarchy editor 设定所使用的cell view 显示所使用的cell view 及其颜色设定 Schematic edito

35、r 中 的Hierarchy-Editor 及Mixed-Signal 两项 Menu是由菜单 Tools-Mixed Signal Opts.而产生的,2019/2/20,共88页,77,Set Block Partition(cont.),2019/2/20,共88页,78,Check Block Partition,Change analog & digital stop views to match the stop views in your hierarchy editor (as below),2019/2/20,共88页,79,Check Partition Results,设

36、定显示的颜色及项目 显示所有模块划分的结果 显示模拟电路模块 显示数字电路模块 显示混合信号电路模块 显示无法规类的电路模块 清除所有显示内容,2019/2/20,共88页,80,Partition Requirement,The design must contain at least one analog component. The design must contain at least one digital component. There must be with at least one interface net. Analog stimuli defined in the

37、analog stimuli file cannot be used to drive digital net. Digital stimuli defined in the digital stimuli file can not be used to drive analog net. Any interface net must be identified before netlisting.,2019/2/20,共88页,81,Setup the analog/digital interface,Select: Mixed-Signal Interface Elements Insta

38、nce,this tool is used to configure how the digital block reads analog inputs and how digital outputs are seen by analog cells (effective A/D and D/A).,2019/2/20,共88页,82,Setup the analog/digital interface,MOS_a2d: A2D_V0 低电平 A2D_V1 高电平 A2D_TX：voltage between V0 and V1 after TX will yield a logic X,MO

39、S_d2a： Model Parameters D2A_VL : input low voltage D2A_VH : input high voltage D2A_TR : rise time for low to high D2A_TF : fall time for high to low,2019/2/20,共88页,83,Setup Menu in Analog Environment,With Setup window to define simulation initialization setup Choose the simulator Define device model

40、 library Define temperature ,2019/2/20,共88页,84,Choosing Simulator/Directory/Host,选择SpectreVerilog,2019/2/20,共88页,85,Choose Analysis Type,Invoke the analysis setting window For Mixed-Signal simulation, only tran is meaningful Set the simulation time Check this box to enable this simulation,2019/2/20,共88页,86,Submit the Simulation,Execute the simulation job with Run, or create the netlist with Netlist,start simulation,2019/2/20,共88页,87,Results,其中 clk：数字模拟输入 DIGITAL_OUT：数字输出 ANALOG_OUT ：模拟输出,2019/2/20,共88页,88,THANK YOU!,