数字逻辑设计第八章(第2部分).ppt

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1、补充：序列信号发生器 （sequence generator),序列信号：在数字信号的传输和数字系统的测试中，有时需要用到一组特定的串行数字信号，通常把这种串行数字信号叫做序列信号。 能够循环地产生序列信号的电路称为序列信号发生器。 序列的长度：序列信号有多少位，就称序列长度为多少。 例如：序列为00011，则序列长度为5。,补充：序列信号发生器 （sequence generator),序列信号发生器的构成方法有多种：,1. 使用环形计数器设计“10000” 型序列信号发生器； 2.使用扭环计数器设计“111000” （n个“1”，n个“0”）型 序列信号发生器； 3. 任意类型的序列信号发

2、生器 3-1.使用D触发器设计 3-2.使用计数器和多路复用器设计序列信号发生器； 3-3. 用移位寄存器设计； 4.用线性反馈移位寄存器计数器设计最大长度的序列,1. 顺序脉冲发生器（10000类序列）,有效状态,1000,0001,0100,0010,利用环形计数器器构成“1000”序列发生器 注意自校正（环形计数器 ）,任何一位Q输出（如Q0）都可以实现“1000”序列。,2. 用扭环计数器设计“11110000” 序列发生器,CLK,Q0,Q1,Q2,Q3,有效圈,利用扭环计数器构成“11110000”序列发生器 注意自校正（Johnson计数器 ）,任何一位Q输出（如Q0）都可以实现

3、“11110000”序列。,例：设计一个 110100 序列信号发生器方法： 利用D触发器设计 利用计数器和数据选择器设计 利用移位寄存器设计,3. 任意序列信号发生器,3.1 利用D触发器设计一个110100序列信号发生器,1、画状态转换图,2、状态编码,000101 表示 S0 S5,时序电路的不同状态表示输出序列中不同位。设输出信号为Y。,3、列状态转换输出表,3.1 利用D触发器设计一个110100序列信号发生器,4、得到激励方程和输出方程,1,1,1,d,d,D0=Q0,1,1,d,d,D1=Q2Q1Q0+Q1Q0,3.1 利用D触发器设计一个110100序列信号发生器,1,1,d,

4、d,D2=Q2Q0+Q1Q0,1,1,1,d,d,Y=Q2Q1+Q1Q0,3.1 利用D触发器设计一个110100序列信号发生器,5、检查电路的自启动能力,000,001,010,011,100,101,110,111,电路是自启动的.,6、得到电路图(略),3.1 利用D触发器设计一个110100序列信号发生器,3.2 用计数器和数据选择器构成序列信号发生器,方法： 1）如果序列长度为L，则将计数器接成 L进制的计数 器：“n1 n1+L”( 置数法或清零法） 2）将数据选择器的数据输入“Dn1 D n1+L”接成要 产生序列的信号。 3）将计数器的输出端接到数据选择器的地址输入端。,例：产

5、生一个6位的序列信号 110100,+5V,+5V,序列 信号 输出,（置数法）,CLOCK,0,数据选择器74x151的输入D0-D5接成110100。计数器74x163 接成 0-5计数，并连接到74x151的选择输入端CBA，以选择74x151的 D0-D5作为输出，从而产生所需序列。,例：产生一个6位的序列信号 110100,（清零法）,+5V,+5V,序列 信号 输出,CLOCK,0,数据选择器74x151的输入D0-D5接成110100。计数器74x163 接成 0-5计数，并连接到74x151的选择输入端CBA，以选择74x151的 D0-D5作为输出，从而产生所需序列。,3.2

6、 用计数器和数据选择器构成序列信号发生器,例：产生一个8位的序列信号 00010111,CLOCK,0,数据选择器74x151的输入D0-D7接成00010111。计数器74x163 接成 0-7计数，并连接到74x151的选择输入端CBA，以选择74x151的 D0-D7作为输出，从而产生所需序列。,类似，可以用计数器和数据选择器产生“1000”、“111000”等序列信号,3.3 用移位寄存器实现序列发生器,用分立的D触发器构成移位寄存器实现序列发生器 用MSI移位寄存器（74X194）实现序列发生器,步骤： 1）设序列信号的长度为L，则要求移位寄存器的位数n 满足条件： 2 nL 2）首

7、先选择满足此条件的最小值 N1，根据数据左移，画出状态图（序列信号的长度为L，则画出的状态图中一定有L个状态），检查状态图中的L 个状态是否两两不同，如果是，则N1可用，进入步骤4）；否则进行步骤3）。,3.3 用移位寄存器实现序列发生器,用分立的D触发器构成移位寄存器实现序列发生器 用MSI移位寄存器（74X194）实现序列发生器,步骤（续）： 3）将移位寄存器的位数增加1，即变为(N1+1) ,重新画出状态图，再检查状态图中的L 状态是否两两不同，如果是，则（N1+1）可用；否则将移位寄存器的位数增加1，即变为(N1+ 2) ,重复上面过程，直到状态图中的L 状态两两不同为止。这时的移位寄

8、存器的位数才是最后的值。 4）再根据状态图画出左移时最低位输入的卡诺图，求出其表达式。如果有无关项，还要求检察电路的自启动能力。 移位寄存器的某位输出即为所要求的序列信号。,3.3.1用D触发器构成的移位寄存器实现序列信号发生器,例：产生一个8位的序列信号 00010111,解：因为序列长度为8，所以至少需要3个D触发器构成左移的移位寄存器。,状态图：Q2Q1Q0,状态图中的8个状态两两互不相等。,1 0 1 1 1 0 0 0,Q2*Q1*Q0*,0 0 0 0 0 1 0 1 0 1 0 1 0 1 1 1 1 1 1 1 0 1 0 0,D0=Q0*,Q2,Q1Q0,0 1,00,01,

9、11,10,D0,D0 = Q2Q1Q0 + Q2Q1 + Q2Q0,电路的状态转换表：,0 0 1 0 1 0 1 0 1 0 1 1 1 1 1 1 1 0 0 0 0 0 0,Q2Q1Q0,所以，Q2输出的序列即为00010111。,原状态,新状态,例：产生一个8位的序列信号 00010111,D Q CK Q,D Q CK Q,D Q CK Q,CLOCK,D0,Q1,Q2,Q0,例：产生一个8位的序列信号 00010111,D0 = Q2Q1Q0 + Q2Q1 + Q2Q0,3.3.2 用移位寄存器74X194构成序列信号发生器,例：产生一个8位的序列信号 00010111,状态图：

10、用74x194的低3位输出QBQCQD,1 0 1 1 1 0 0 0,QBQCQD,0 0 0 0 0 1 0 1 0 1 0 1 0 1 1 1 1 1 1 1 0 1 0 0,LIN,所以，QB输出的序列即为00010111。,例：产生一个8位的序列信号 00010111,QB,QCQD,0 1,00,01,11,10,LIN,LIN = QBQCQD + QBQC + QBQD,3.3.2 用移位寄存器74X194构成序列信号发生器,例：产生一个8位的序列信号 00010111,LIN= Q2Q1Q0 +Q2Q1 + Q2Q0,3.3.2 用移位寄存器74X194构成序列信号发生器,例

11、：产生一个4位的序列信号 1101,解：1）因为序列长度为4，所以先选择2位的左移移位寄存器（即，2个D触发器）。,状态图：Q1Q0,可见，这四个状态中有两个状态相同，所以2位的移位寄存器不合适。下面选择3位的移位寄存器，重新画出状态图为：,状态图：Q2Q1Q0,可见，这四个状态各不相同，所以3位的移位寄存器合适。,1 1 1 0,Q2*Q1*Q0*,1 1 0 1 0 1 0 1 1 1 1 1,D0=Q0*,Q2,Q1Q0,0 1,00,01,11,10,D0,D0 = Q2+ Q1,2）电路的状态转换表：,1 0 1 0 1 1 1 1 1 1 1 0,Q2Q1Q0,所以，Q2输出的序列

12、即为1101。,状态图：Q2Q1Q0,110,011,原状态,新状态,例：产生一个4位的序列信号 1101,状态图：Q2Q1Q0,110,011,3）检察自启动，无用状态的转换见上面状态图中的红色区域，可见它们是有效循环圈的分支，因此电路是自启动的。,Q2,Q1Q0,0 1,00,01,11,10,D0,D0 = Q2+ Q1,例：产生一个4位的序列信号 1101,D Q CK Q,D Q CK Q,D Q CK Q,CLOCK,D0,Q1,Q2,Q0,D0 = Q2+ Q1= (Q2 Q1),例：产生一个4位的序列信号 1101,4）电路图,补充：序列检测器,1. 用触发器（D、JK）设计序

13、列检测器（见第7章的例题） 2. 用移位寄存器和逻辑门电路设计序列检测器 3. 用移位寄存器和译码器设计序列检测器,1. 移位寄存器和逻辑门实现序列检测功能,例题：设计一个110串行序列检测电路，,利用移位寄存器实现,当电路检测到,输入A 连续出现110 时， 输出Z为1,1. 移位寄存器和逻辑门实现序列检测功能,例题：设计一个110串行序列检测电路，,利用移位寄存器实现,Z,当电路检测到,输入A 连续出现110， 且输入B为1 时， 输出Z为1。,1. 移位寄存器和逻辑门实现序列检测功能,设计一个1011串行序列检测电路，,利用移位寄存器实现,当电路检测到,输入A 连续出现1011， 输出Z

14、为1。,类似，可以设计“100”、“111”、“1110”等序列监测器。,2. 移位寄存器和译码器实现序列检测功能,设计一个110串行序列检测电路，,74x138,A B C,Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7,Y,类似，可以设计101，111，010等序列检测器。,+5V,G1,G2A G2B,2.移位寄存器和译码器实现序列检测功能,设计一个1101串行序列检测电路，,类似，可以设计长度为4 的其它序列的检测器。,CLK CLR S1 S0 LIN D QD C QC B QB A QA RIN,74x194,74x154,A B C D,Y0 Y1 Y2 Y3 Y13 Y14

15、Y15,Y,G1 G2,时序逻辑部分小结,第7章 时序逻辑设计原理 第8章 时序逻辑设计实践,基本时序元件 锁存器 和 触发器 时钟同步状态机 结构、类型 时钟同步状态机的分析（方法、步骤） 时钟同步状态机的设计（方法、步骤）,S-R型、D型、J-K型、 T型 逻辑符号、功能表、特征方程、时序特性 不同触发器之间的相互转换,第7章 时序逻辑设计原理,第8章 时序逻辑设计实践,小规模集成（SSI）芯片 锁存器和触发器 中规模集成（MSI）芯片 多位锁存器和寄存器 计数器 移位寄存器 序列发生器 序列检测器,计数器,行波计数器、同步二进制加法计数器的结构 计数器的应用 实现任意模m计数器（分频器）

16、 用作序列信号发生器 获得m中取1码,移位寄存器,移位寄存器的结构（串入、并入、串出、并出） 移位寄存器的应用 实现串/并转换 用作序列信号检测器 用作序列信号发生器 移位寄存器型计数器 环型计数器（m中取1码） 扭环计数器 线性反馈移位寄存器（LFSR）计数器,第8章 作业,8.13、 8.14 8.15、 8.16 8.35 8.38 8. 46 、 8. 55 8. 58,补充习题： 1 用D触发器设计“000”序列检测器 用移位寄存器74X194和74X138 译码器实现“000”序列检测器。 用计数器和多路复用器实现“01111110”序列发生器 用D触发器设计一个五进制加/减计数器

17、，进位/借位输出为C，控制位M=0时，加法计数；M=1时，减法计数。 判断下列电路是几进制的计数器，画出状态图,74X160,2,1,9,7,10,3,4,5,6,14,13,12,11,15,CLK,CLR,LD,ENP,ENT,A,B,C,D,QA,QB,QC,QD,RCO,1,CLOCK,74X160,2,1,9,7,10,3,4,5,6,14,13,12,11,15,CLK,CLR,LD,ENP,ENT,A,B,C,D,QA,QB,QC,QD,RCO,1,CLOCK,74X160,2,1,9,7,10,3,4,5,6,14,13,12,11,15,CLK,CLR,LD,ENP,ENT,A,B,C,D,QA,QB,QC,QD,RCO,1,CLOCK,74X160,2,1,9,7,10,3,4,5,6,14,13,12,11,15,CLK,CLR,LD,ENP,ENT,A,B,C,D,QA,QB,QC,QD,RCO,1,CLOCK,