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1、 南 京 理 工 大 学EDA设计论文作 者:学 号：学院(系):专 业:题 目:基于Cyclone系列EP3C25F324C8应用Quartus开发多功能数字钟指导者： (姓 名) (专业技术职务)评阅者： (姓 名) (专业技术职务)2010 年 5 月课程设计论文中文摘要本实验是基于基于Cyclone系列EP3C25F324C8应用利用Quartus软件进行多功能数字钟的实现，结合硬件资源和软件资源的分配关系，利用目前已经掌握的知识设计了多功能的数字钟，该数字钟具有能进行正常的时、分、秒计时功能，并且该系统具有计数保持功能，计数清零功能，系统的较分较时功能，整点报时功能，任意设定时间的闹
2、钟功能，还有就是万年历功能。可以说基本涵盖了数字钟的所有功能。本论文从数字钟的基本工作原理出发，分析电路的工作原理，通过硬件原理图的绘制，利用Quartus软件实现了在SmartSOPC实验系统的平台下的设计，仿真和下载调试。并且本文还给出了在进行设计的过程中容易犯的一些问题及指出了关于软件及电路原理设计过程中的致命的细节问题，对以后的电路设计具有一定的指导意义。关键词 多功能数字钟 整点报时 闹钟 万年历课程设计论文外文摘要Title The Design Of Multi-function Digital Clock Based on Cyclone Series EP3C25F324C8
3、 Using Quartus AbstractThe experiment is based on Cyclone Series EP3C25F324C8 using Quartus to design the multi-function digital clock, considering hardware and software resources provided. With the help of the knowledge I got, the designed multi-function digital clock has all of the functions of a
4、digital clock, including the hours, minutes, seconds timer function, and the system can also be keeped and cleared at any time. Moreover, the hour and minute can be adjusted to any wanted time and can be set to alarm at any time if you want. Most of all, the calendar function is also designed. This
5、paper is mainly concerned about the detailed design procedure beginning with the basic principle of the circuit works and the hardware schematic drawing, finally finishing the simulation and debugging using Quartus software in SmartSOPC experimental platform. In addition, the details that may otherw
6、ise be fatal to the system design is also given during the course of circuit design process, which actually has a certain significance in later design. Keywords Multi-function digital clock. Hourly chime function. Alarm at any time. Calendar目 录1 引言 12 系统的总体设计 12.1 系统总体功能 12.2 系统的工作原理 23 系统的详细设计 33.1
7、 总体模块介绍 33.2 各个子模块的详细设计33.2.1 48MHz的分频模块43.2.2 基本数字钟计数模块63.2.3 快速校分较时清零与保持模块73.2.4 整点报时模块83.2.5 LED动态显示模块103.2.6 闹铃模块 123.2.7 万年历模块 153.2.8 开关复用的逻辑控制 213.3 各子模块调试及联调设计 233.3.1 各子模块下载调试 233.3.2 各子模块联调思想设计 254 系统设计及调试中的问题265 心得与体会27结论 29致谢 29参考文献 291 引言随着大规模集成电路技术和计算机技术的不断发展在涉及通信、国防、工业自动化、计算机应用仪器仪表等领域
8、的电子系统设计工作中，现场可编程阵列FPGA技术正以惊人的速度上升.电子类新技术项目的开发也更多地依赖于FPGA技术的应用,电子产品、计算机和CPU的设计进人了一个全新的时代.EDA技术是伴随着计算机、集成电路、电子系统设计的发展而发展起来的，现今电子设计是以大规模可编程逻辑器件为设计载体，硬件描述语言为系统逻辑描述，以计算机、大规模可编程逻辑器件的开发软件及实验开发系统为设计工具，通过有关的开发软件,运用自顶而下的层次化设计方法完成用软件方式设计的电子系统到硬件系统的逻辑编译、逻辑化简、逻辑分割、逻辑综合及优化，逻辑布局布线、逻辑仿真、直至对特定芯片的适配编译、逻辑映射编程下载等，最终形成集
9、成电子系统或专用集成芯片的一门新技术.电子工程师们从事电子产品设计时，要求能够充分利用EDA技术，使用计算机仿真软件对电路、信号与系统进行辅助分析，优化电路设计，从而提高开发产品进程及设计人员的工作效率.本数字钟的系统设计采用自顶而下的层次化设计方法，运用Quartus软件进行系统的设计与调试，提高了设计的效率，缩短了设计时间。2 系统的总体设计2.1 系统总体功能本文采用自顶向下的设计方法，借助于Quartus软件进行多功能数字钟的设计，系统的设计先从总体方案入手，然后就各个子模块进行系统的详细设计，接着进行系统各个子模块的调试，最后进行各个子模块的联调。运用SmartSOPC实验系统的资源
10、，最终实现了系统方案。该系统所具有的功能如下u 能进行正常的时、分、秒计时功能u 分别由六个数码管显示时分秒的计时u 系统就有保持，清零，校分，校时u 整点报时u 任意时间设置闹铃u 万年历功能下面给出系统的总体框图2.2 系统的工作原理该数字钟系统的设计是借助于现有的SmartSOPC实验系统平台进行设计的，系统的时钟是固定的48MHz,所以要进行使用必须进行系统的时钟分频的工作。从下面的分析可以得知系统工作所需要的所有频率为1Hz,2Hz,2000Hz,4000Hz。要实现上述所说的所有功能，计数模块是基础，涉及到秒的模60，分的模60，小时的模24，万年历的模28，模30，模31，模12
11、。具有最基本的分配和计数模块之后，其他的功能只是在这个基础上进行一系列的逻辑控制运算。为把结果显示出来，考虑用动态显示的技术实现LED管子的点亮。具体的工作过程如下：1 有具体的分频电路分的所需要的所有频率。2 计数模块计数3 两个开关控制在数字钟的计数功能，闹铃界面，万年历界面之间进行切换。4 若为数字钟的技术功能，则显示现在的计数值，即显示时间。5 若为闹铃功能，则切换到设定闹铃的界面进行闹铃时间的设定。6 若为万年历功能，则切换显示日期。7 在整系统的运行过程中，还必须通过开关来控制系统的时钟保持，时钟清零，时钟快速校分，校时，和整点报时逻辑的设计。下面举给出系统的详细工作框图：3. 系
12、统的详细设计3.1总体模块介绍关于该系统的各个模块，从上述的功能介绍可以很清楚的知道，并且系统的详细设计涉及到各个子模块的详细设计，其中涉及到的模块如下：u 48MHz的分频模块u 基本数字钟计数模块u 快速校分较时与保持模块u 整点报时模块u LED动态显示模块u 闹铃模块u 万年历模块3.2各个子模块的详细设计3.2.1 48MHz的分频模块该模块的设计是整个系统设计的重中之重，可以说是设计中的核心部分了，因为所有器件的工作时钟都是以这个为标准运行的，所以分频模块设计的好坏关乎到这个系统工作的性能。下面详细介绍分配的设计过程首先考虑到系统所能提供的固定时钟模块是48MHz，要想得到上述所论
13、述的1Hz,2Hz,2000Hz,4000Hz.就必须将48MHz的时钟频率进行48000000分频，24000000分频，24000分频，12000分频。所以我们需要进行最多48000000分频，在48000000分频的过程中进行其他要求分频数比较小的功能，这样就能比较好的实现所有频率的获得。14000Hz 设计设计思想就是，最终总共的分频数是48000000次分频，为获得4000Hz的频率，必须首先进行12000的分频，12000的分频用来实现，同时可以将分频小子模块进行封装成一个单独的模块，以便后面继续调用。其中2分频可以用一个T触发器来进行2分频，如下所示：其中6分频的设计需要注意的是
14、由于48MHz的频率非常的高，所以为保证后面所设计的电路能捕捉到6分频之后所得到的分频脉冲，就必须保证6分频后脉冲有足够的宽带，所有一般来最好设计成输出方波的形式，而不能设计成通常情况下通过计数模6来实现分频的效果。最终考虑到如下的设计通过设计模8计数器，不过在计数器记到010时，直接通过同步置位法将计数的值置成101，这样就少了011和100两个数，模8实际上是模6计数器，是用来实现模6分频的，并且可以看到计数器的计数过程如下从而可以将的结果进行输出，就可以实现6分频，并且输出的结果是方波。具体的电路设计如下：下面是1000分频的设计，考虑到经过12分频后频率有所下降，并且通过三个模10计数
15、器实现1000分频的最后输出端的持续高电平的时间也不是很短，计数值从80-99都是高电平，所以后级电路还是可以捕捉到经过1000分频后的脉冲的。所设计的1000分频电路如下：2. 2000Hz的设计之前已经获得了4000Hz的频率的脉冲，在接一个T触发器就能够获得一个2000Hz的脉冲了。其实4000Hz频率的脉冲是作为蜂鸣器的高频信号的发生和LED的刷新，2000Hz是用于蜂鸣器的低频发声的。32Hz的设计2Hz的设计可以将2000Hz进行调用上述1000分频的模块就可以直接获得2Hz的频率。4. 1Hz的设计将2Hz频率用T触发器2分频就可直接获得1Hz频率的脉冲，并且最后获得的1Hz的脉
16、冲其实本身已经是方波了，因为T触发器是反转触发器，它的输出结果肯定是方波，从而可以借助于T触发器实现最终输出结果是方波的要求，利用后面计数的准确性。至此系统所有系统工作所需要的时钟已经全部设计完了。下面给出总体的时钟设计模块3.2.2基本数字钟计数模块这个模块的设计是实现基本数字中的计数功能的关键，涉及到模60的设计和模24的设计，当然还要考虑进位的问题。1 模60 计数器的设计通用数字芯片一般都达不到模60 的进制，所以必须通过芯片的级联来实现模60进制的设计，最终选用74160芯片，该芯片本身是模10的计数器，并且是异步清零和同步置数的。使用2个74160芯片进行级联，构成模60的计数器，
17、个位本身就是模10计数的，所以无需设计模六十的个位，高位使用异步清零的方式，来实现模6的设计。具体的设计电路图如下所示：这里值得一提的是，计数器进位信号的实现，一般不能单纯从高位的Q位产生，一般情况下是要在整计数器回0的时刻，利用回0的信号来产生进位信号RCO，怎样产生的进位信号的才是可靠的。2 模24 计数器的设计模24计数器的设计其实本质上是和模60一样的。下面直接给出所设计的电路图：3.2.3 快速校分较时清零与保持模块在已经做好的时钟和计数模块的基础上其实是非常容易加入快速校分、校时、保持、清零的功能的，这些功能只要在原来电路的基础上做一些简单的处理就能完成，很简单的实现就是快速校分与
18、校时，就是将分的时钟脉冲输入直接接入时钟分频模块的2Hz的频率就可以完成了，非常的简单，当然是直接接入2Hz频率，还是接入正常的频率或是进位信号，这可以通过开关的0和1逻辑来控制。清零信号更是非常的简单，只要将每个计数器的清零端在模块封装时，引出来就行了，当开关为0时，计数器正常计数，当开关位于1时，就将开关输出并联的所有计数器清零。保持功能的实现想法非常的简单，就是可以在1Hz处和一个开关取反相与，就可以实现时钟保持的功能，当开关位于0时，1Hz是1相与的，这样1Hz就能顺利的输入到后面的电路，从而实现正常的计数功能，当开关位于1时，则1Hz是和0相与的，导致输出结果始终是0，没有正常的计数
19、脉冲输入后面的电路，从而实现了计数器的停止计数，也即实现了数字中的保持功能。这里值得一提的就是上面功能的实现用到了很多的开关，这里就涉及到开关消颤的问题，因为开关是需要连在计数器的时钟输入端的，所有必须进行消颤的处理，否则计数器会认为开关的颤抖是时钟的脉冲的输入，导致错误的产生。鉴于此，采用D触发器进行开关的消颤，因为D触发器可以认为是逻辑的跟随器，它输出的结果的变化速度依赖于输入到D触发器的脉冲，只要实现输入D触发器的时钟CLK比实际开关的抖动脉冲频率低，而又不是太低，不至于延迟太长的时间，这样就实现了消颤的功能，下面给出消颤的电路图：3.2.4 整点报时模块系统要求具有整点报时功能（当时钟
20、计到5953”时开始报时，在5953”, 5955”,5957” 时报时频率为2000Hz,5959”时报时频率为4KHz, ）这其实涉及到一些简单的逻辑运算而言，首先基本的思想就是必须保证分钟保持在59分处，将基本的关系列出来之后，可以发现必须保证下面的逻辑为1，即可满足分钟保持在59分处的要求。其次必须保证秒的十位是5，这其实只有保证下面的逻辑是1，即可实现接下来就是秒的各位进行一些简单的逻辑运算而言，首先将各为可能的情况列举如下通过分析可知，要求个位在0011,0101,0111产生一个逻辑控制信号来控制2000Hz的频率，在个位1001时产生一个逻辑控制信号来控制4000Hz。为保障各
21、位在除3,5，7,9出蜂鸣器不响，还不行考虑所设计的逻辑必须保证保证在其他数的时候，逻辑控制的输出信号是0。综合上述的分析过程，下面给出最后2000Hz和4000Hz的控制逻辑式：下面给出最终的逻辑控制电路：3.2.5 LED动态显示模块本系统采用LED的动态显示的技术，利用人眼的视觉暂留效应，只要LED管子的刷新频率大于人眼能分辨的最大频率，这人眼就会感觉不出来LED管子是在闪烁的，而后认为LED管子是一直亮的，达到了系统设计的效果。这里首先值得考虑的就是怎么样将计数器的计数值正确的显示在LED管子上，这其实设计到一个BCD译码电路，选用7447可以将BCD码转换成对应的能取得LED管子的段
22、码，同时考虑到动态显示的复用问题，7447的输出端是与所有的LED管子的段码总线相连的，所有要实现动态显示的功能，就必须通过循环使能对应的LED管子，并且在使能LED管子的同时还必须与所要显示的数字相对应，这就又涉及到一个动态选自数据的电路，并且这种动态选自数据的电路，和使能LED管的74138译码器必须通过同一个计数值循环来控制，这样才能保证对应得LED管子输出对应的数据。综上所述，首先先用74160构成一个模6计数器，来控制数据的选项和74138译码器，并且模6的计数器的时钟脉冲必须比较大，这里选自4000Hz，然后将选通的数据进行输出值7447进行译码，最后输出至LED管子的段码出进行显
23、示。下面就这个模块所设计到的小模块进行详细的说明。1. 模6计数器的设计模6计数器的设计还是非常简单的，和上述的计数器的设计其实是一样的，具体的设计电路如下:2. 动态选通数据电路的设计该电路的设计可以通过四个数据选择器来实现，选用74151来实现，具体的电路设计如下：分别将上述两个模块进行封装的到下面该模块的最终电路图：3.2.6闹铃模块该模块的设计要求必须能在任意的时刻都能设定所需要闹钟的时间。这其实就涉及到界面的切换问题，需要将界面切换到闹铃设定界面。基本的思想就是，首先通过开关切换到闹铃的设定界面，然后转换到计数模块，该计数模块其实和正常时钟的计数模块是一样的，只不过只有计时和计分模块
24、，秒为始终是0，并且该计数器的计算脉冲采用2Hz的频率为计数脉冲。该计数模块进行封装后将其最终的计数值连到比较器上，将比较器的另一个输入端进行实际基本时钟计数的输出输入，就实现了实际时钟计数值与闹钟计数值的设定的比较，让比较器的输出的用来控制蜂鸣器，这样就实现了最终闹铃的设置功能。下面就该闹铃模块涉及到的子模块进行详细的说明。1 比较器模块设计比较器的需要设计设计4位的比较器，因为它涉及到分钟和小时的比较，而且比较器的设计需要从低位开始比较，低位比较的结果是高位比较的条件。2 闹铃界面显示模块其实该界面的显示和基本的时钟计数功能显示是一样的，下面直接给出该显示电路图。将上述两个模块进行封装，得
25、出下面的最终电路图上面的电路进行封装，输入是时钟，开关控制逻辑，和实际基本计数值输入，输出时段码值输出及使能，闹铃控制信号。3.2.7万年历模块万年历的设计主要设计到很多逻辑的设计，其中有一个难点是各个模计数器之间的切换，考虑到各个月所对应的所记的日数是不一样，涉及到模28，模30，模31计数器的设计再者就是涉及到如何选取哪一个月是模多少的计数器。这里给出哪些月是28,30,31的计数规则。28计数规则是2月31计数规则是1,3,5,7,8,10,12月30计数规则是4,6,9,11月所以必须设计一种控制逻辑依据不同的月来选择不同的模计数器，直观的想法就是通过月数判断出来的逻辑来使能各个计数器
26、，使得当是2月的时候，日计数器的计数模数是28，当月数是4,6,9,11时，日计数器的计数模数是30，当月数是1,3,5,7,8,10,12时，日计数的模数是31。首先给出具体的设计思想框图下面就详细介绍如何根据月数来产生对应的控制逻辑来选择日的不同计数模数。下面详细介绍设计的过程。1模28,30，31,12的设计首先毫无疑问先将基本的模28,30,31，12实现。其设计的思想其实和上述所有设计模计数器的实现完全一致。这里需要注意的是数是从1开始的，所有必须使用同步置1的方法实现，而且为了后面电路的设计，所有的计计数器必须留出使能端，所有计数器的使能端的设计是采用清零端来实现的。下面给出各个模
27、计数器的电路图。模28计数器模30计数器模31计数器模12计数器将各个计数器封装成一个模块以便后面的电路进行使能控制，具体的电如如下2. BCD转BINARY 电路设计这里值得注意的是，月的显示是由模12的计数器来实现的，而模12的十位和个位其实都是BCD码的表示形式，为提取出真正的月数，必须将BCD码转换成BINARY二进制表示的形式，为此用BCD-BINARY芯片74184实现，例如12月，实际上的计数的值分为十位和个位，即十位是1，个位是2，表示为0001和0010，通过芯片74184则可以转换为二进制表示的12，为1010，这样就实现了BCD十位数个位数转换成二进制数了，这样就可以用这
28、个二进制数来表示真正的月数。电路图如下 3 不同模数逻辑控制电路为了实现不同月数对应不同的日计数模数，必须产生对应的控制逻辑，我采用的是00控制选择模30,01控制选择模31,10或11控制选择模28，将上述转换完的二进制数用数据选择器来实现对应月输出不同的逻辑信号。基本的思想就是让1,3,5,7,8,10,12月选择1输出，让4,6,9,11月选择输出0，即个位是1,3,5,7,8,10,12月选择1输出，4,6,9,11月选择输出0，高位的逻辑通过单独对2月进行比较，就可以实现总共逻辑的控制，当高位为1，即2月的比较的结果是1是，无论低位的结果是多少，都是使能后面的模28计数器，当高位的逻
29、辑是0，即月数不是2月，低位是0时，使能模30计数器，低位是1是，使能模31计数器。下面给出电路图4 使能信号的产生上述已经论述过采用的是00控制选择模30,01控制选择模31,10或11控制选择模28，并且逻辑控制信号由3可知已经完全产生了，现在就是利用已经产生的逻辑控制信号来产生选择不同模计数器的使能信号，这里采用74138译码器实现，输出的使能低电平能满足设计的要求。具体的电路如下5 万年历显示电路其实它的显示电路，其实和上面的LED动态的显示电路的设计其实是一样的，只不过这里涉及到8个LED管子的点亮，而上面是6位LED管子的点亮，本质上其实都是一致的。最后给出这个模块的最终电路图3.
30、2.8 开关复用的逻辑控制这个模块设计的实现其实还是非常的重要的，因为实验板上只能提供8个开关，主要实现上述的三大模块的设计，将三大模块融合在一起，这就需要对开关进行一定的逻辑控制，并且各个模块之间要不能相互影响。当然可以通过译码器进行开关的编码来实现在比较少的开关下实现比较多的功能，这里我采用简单的逻辑控制就可以实现，下面给出具体的逻辑控制思想。首先先将基本时钟计数模块控制和闹铃模块的开关分配好，如下K1是系统的使能开关 K2是系统的清零开关K3是系统的校分开关K4是系统的校时开关K5是闹铃的校分开关K6是闹铃的校时开关K7是闹铃和正常时钟计数界面的切换K8是实现切换到万年历界面开关分配完毕
31、后相互之间只要进行简单的逻辑控制其实就可以实现相互之间的互不干扰，其实从分配开关的情况可以看出，本身开关之间就不存在互相重叠的情况。开关的资源分配关系制成表格如下开关对应功能系统的使能开关系统的清零开关系统的校分开关系统的校时开关闹铃的校分开关闹铃的校时开关闹铃和正常时钟计数界面的切换实现切换到万年历界面3.3 各子模块调试及联调设计上面只是在原理上论述了各个子模块的设计的所有细致的问题，所设计的电路是否正确还需要进行仿真和下载调试，下面就一些重要模块进行仿真下载调试。3.3.1 各子模块下载调试1 24分频测试在进行时钟分频的设计中，48000000次分频是很难通过仿真波形看出来的，只能通过
32、实际的系统的LED灯才能看出来，为此首先进行24分频的测试，仿真波形如下：2 模24计数测试基于各个计数的实现其实都是一致的，这里主要给出模24的仿真波形3 BCD转换Binary测试为测试转换是否正确，进行仿真，仿真波形如下，从下面可以看出，12仿真结果是非常正确的。4 万年历模12仿真 由于万年历的计数是从1开始的，而不像一般计数是从0开始的，下面仅给出月12的仿真波形5 万年历仿真结果下面通过仿真给出仿真万年历的所有的结果由于仿真时间宽比较长，所以必须一个月一个月的检测，不然会像上图所示，看不清楚。首先看第一个月仿真波形第2个月第3个月第4个月鉴于篇幅所限，这里就不把所有的月数进行仿真说
33、明的。3.3.2 各子模块联调思想设计各个子模块调试下载测试完毕之后，就必须将各个子模块联调，因为系统是个集成系统，必须将各个子模块集成在一起，这就设计到如何将各个子模块综合在一起，而且相互模块之间并不相互影响。基本的实现就是通过开关选择LED管子到底显示那个模块的信息，这其实可以通过数据选择器来实现，在最后一级的输出段码数据处进行数据选择，选择的逻辑控制信号通过开关产生，这样就可以实现将三个模块集成在一个大的系统上。3.3.3系统总体联调图4 系统设计及调试中的问题本次系统的设计，规模比以前的都要大，如果是用真正的芯片搭成实际的硬件电路的话，需要连的硬件线将会非常的多，而本次系统的设计主要是
34、通过软件模拟器件，仿真，最终完成系统的设计，这里就体现了现代EDA技术的高超。在利用现有的高科技下，要懂得如何的利用它，才能很好的利用现有的资源，那就必须合理考虑软件的配置，必须对软件有比较好的理解，在实验的过程中我也出了很多的问题。1在仿真时，其中遇到的一个问题就是仿真选项TIMING和FUUCTIONAL的区别，TIMING选项表示的是仿真实际的器件，而FUNCTIONAL这是功能仿真，它是仿真的理想情况，是验证逻辑的正确与否。实验中一开始出现了功能仿真时是正确的，但实际的时序仿真却是不对的，经过姜老师的细心指导，发现原来TIMING选项它所仿真的是实际的真正的芯片，而实际的芯片都有自己工
35、作的最高频率，极性频率，所以是由于仿真脉冲周期太小，芯片的输入脉冲频率太大，导致其输入的频率大于该器件的极性工作频率，导致仿真结果出错。 2 输入的引脚不能和输出的引脚相连，还有两个输出引脚不能直接相连，否则会报错，这个看起来简单，其实在实际设计系统的时候，至少免不了一开始会错的。3 在设计的过程中，还有一个比较重要的问题，就是器件的使能端一定要连上对应的逻辑，否则器件将不能工作。4 最后还有一个比较致命的问题，该问题非常的不容易发现，而且这个问题如果不注意的话，那么系统肯定是设计不成功的。该问题就是文件目录的问题。乍一看，会不知这个问题到底是什么问题，我做实验下载调试的时候，一开始是在D盘进
36、行下载调试，然后出于不破坏现有程序的缘由上，将该工程文件拷到桌面进行测试，即相当于拷到了C盘进行操作，但是问题从此就层出不穷，当我对一个文件进行重新修改编译时，下载调试，但是结果并没有改变，这使得我非常的烦躁，问题到底出在哪里，我实在是没有办法，又再次找到了姜老师，当姜老师再次不厌其烦的指导我是，她发现我所下载的文件和我的工程文件并不在同一个盘了，我的工程文件是放在C盘的，但是那个下载 .sof 文件还是我原来D盘的文件，它并没有如我所想的换成C盘的，这表明Quartus软件并不会自动改变下载文件的目录，如果改变工程文件的目录，在下载的时候，就必须重新选择 .sof 文件，这个才是真正自己修改
37、的重新编译的下载文件。所以以后设计系统是一定要注意这个问题。5 心得与体会本次系统的设计可以说是我所目前设计电路规模最大的，这次通过软件设计大大提高速度与效率，我切身感受到了EDA设计的过程，懂得了设计电路的一般的过程，深刻体会到了设计电路的内涵，在进行电路设计的过程中，我也遇到了非常多的问题，不过俗话说，遇到问题将问题解决，这样对自己才能提高，自己的能力才能切实的提高，通过姜老师的细心的指导，不厌其烦的教我，我真的学到了很多，感受了很多，体验了很多，升华了很多。这次的系统设计使我对以前学过的数字电路的知识有了更深入的理解，对芯片的种类和使用有了更广泛的认识，还有就是，这次的系统设计对我以后的
38、系统设计有一个前导性的作用，可以说这次的系统设计把我带入了数字电路设计的殿堂，第一次正规的体验到了现代数字电路设计的全过程，学会了自顶而下的层次化设计方法，这对以后设计系统是非常有利的，因为现代无论设计什么系统基本都是采用这样的设计方法，那就是先进行总体系统结构的设计，再进行各个子模块的详细设计。这次系统设计一个最大的缺憾就是没有使用VHDL语言来进行系统的设计，我全部是通过搭建电路原理图的方法来实现，其中搭建万年历的原理图时，我还是想了一会才把基本的逻辑搞清楚的，设计的时候还不是很轻松，但据我了解VHDL比原理图更加灵活，能够设计更加复杂的系统，如果用VHDL语言设计万年历的话，会相对而言简
39、单一些。使用VHDL语言，熟练掌握VHDL语言的运用技术，会对我一会设计复杂的系统有很大的帮助，所以我目前需要努力的方向就是认认真真的学好VHDL语言，掌握好基本的功能语法，为以后打下一个比较好的基础。回想这次的设计过程，万年历实际系统运行时，现象出了一些问题，但仿真的结果都是非常的正确的，关于这方面的问题还需以后继续学习积累。结论该系统的设计很好的完成了基本的要求，该数字钟具有能进行正常的时、分、秒计时功能，分别由六个数码管显示时分秒的计时，系统就有保持，清零，校分，校时，整点报时，任意时间设置闹铃，万年历功能，所有的功能全部实现，在比较短的时间内实现了比较多的功能，体现了现代EDA设计效率高的特点，利于电子电路工程人员的电路设计。致谢参考文献1 数字逻辑电路与系统设计 蒋立平主编 姜萍 谭雪琴 花汉兵 编 电子工业出版社 2009