精品课程IC原理4章晶体管晶体管逻辑电路ppt课件.ppt

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1、1,第4章 晶体管-晶体管逻辑电路,4.1 一般的TTL与非门 4.2 STTL和LSTTL电路 4.3 LSTTL门电路的逻辑扩展 4.4 ASTTL和ALSTTL电路 4.5 中、大规模集成电路中的简化逻辑门 4.6 LSTTL电路的版图设计,2,各种系列的 TTL 门电路,TTL改进电路,3,4.1 一般的TTL与非门,4.1.1 标准TTL与非门,Q5 的集电极电位和D的阴极电位相等。,tpdPD=100pJ,4,TTL反相器的典型电路,5,TTL反相器的电压传输特性,电压传输特性,电压传输特性曲线：Vo=f（Vi）,阈值电压VTH电压传输特性的过渡区所对应的输入电压，即决定电路截止和

2、导通的分界线，也是决定输出高、低电压的分界线。 即ViVTH，与非门关门，输出高电平； ViVTH，与非门开门，输出低电平。 VTH又常被形象化地称为门槛电压。VTH的值为1.3V1.V。,AB区截止区 BC区线性区 CD区转折区 DE区饱和区,6,四管单元TTL与非门的电压传输特性,7,1、电路特点 输入级采用多发射极管，在电路截止瞬态，Q1对Q2基极有很强的反抽作用 上升时间r。 输出级采用图腾柱结构（推挽），Q3-D和Q5交替工作功耗，速度。 由于输出低电平时Q5处于饱和态，在向高电平转换时，基区少子存贮电荷只有通过R3泄放，速度较慢，影响上升时间。,8,2、TTL电路的不足与改进措施

3、由上面的分析可见： 欲使电路速度tpd=(tpLH+tpHL)/2下降，即 tpHL 输出管驱动电流，即IB 饱和深度 超量存贮电荷 tpLH tpLH 饱和深度 IB tpHL 采用有源泄放网络，可以部分改善,要解决这一矛盾，须在保证较大的驱动电流条件下设法控制晶体管的BC结上的正向偏压，加以箝位，迫使晶体管不进入饱和/深饱和区非饱和或抗饱和TTL电路。,9,4.1.3 六管单元TTL与非门,10,4.2 STTL和LSTTL电路,电路构成： 凡可能工作在饱和区或反向工作区的晶体管（即 除Q3以外的所有管子）均加SBD箝位。 Q5基极接RB、RC、Q6组成有源泄放网络。 Q3、Q4构成达林顿

4、射随器，Q4的BE结代替四管单元的电平位移二极管D。,11, 电压传输特性的矩形性好，即转换区陡峭。 稳态时，Q5导通前，Q6不通，IE2没有通路，保证Q2和Q5都不通。保证了输出高电平的稳定。 只有当Q1的基极电压 VB1= VI+VBE1VBCth1+VBEth2+VBEth5 即 VI (VBCth1+VBEth2+VBEth5)- VBE11.1V 此时，Q2、Q5导通，V0随VI上升迅速下降。转换区很陡。从而提高了噪声容限。,电路特点：, 优点：, 输入端SBD箝位保护，由于导通电压低（0.3V)，在负向脉冲达到-0.9-1V左右，即导通保护抗干扰能力增强。而pn结二极管为-1.5V

5、。 Q1加SBD箝位，在反向工作时“发射区”注入效率 ，可减小高电平输入电流。 电路瞬态特性好，速度快。（Q6管导通/截止都比Q5延迟一段时间）,12, 缺点： 电路抗干扰能力下降 一方面，SBD使VCES1提高0.10.2V，门坎电平VIL(max)降低了0.1 0.2V。 另一方面，Q5加SBD后，VBC5由0.6V0.3 0.4V，则， 输出低电平： VOL=VCE5+rcs5IC5=(VBE5-VBC5) +rcs5IC5 将提高0.2 0.3V. 因此，低电平噪容 VNL=VIL(max)-VOL(max) 将有所降低。,13,4.2.2 LSTTL( Low power Schot

6、tky TTL) 电路 低功耗肖特基晶体管-晶体管逻辑电路,此类电路低功耗主要是通过选取适当的电阻阻值来实现的。一般其阻值约为标准门的5倍，功耗也仅为标准门的1/5。,14, 电路结构及特点 输入级 D3 、D4是输入反向箝位二极管，可有效地限制反向过冲，控制振铃幅度。 R1 、D1、D2组成SBD输入 的DTL输入电路。,特点： 速度快。Q2加SBD箝位后，其超量存贮电荷减少；SBD为多子导电，且导通电压低。 输入电流小，前一级的电路负载能力增强。 SBD反向击穿电压在10V以上，可将不用的输入端直接与VCC相接。,15, 驱动级 由Q2、R2及有源泄放网络Q6、RB、RC组成。 特点： 电

7、路瞬态特性好，速度快。主要是由于Q2双向输出，Q6的导通和截止都比Q5延迟一段时间。 有源泄放网络的电流泄放能力强，电压电压传输特性的矩形性好（转换区陡峭）。,16, 输出级 Q3、Q4、Q5组成推挽输出。 特点： R4由接地改为接输出端，既可减小R4的电流和功耗，由可使IR4成为高电平输出电流的一部分，增加了电流驱动能力；另一方面，在小电流输出时，可将输出高电平拉至VOH=VCC-VBE3；但不利的是对Q4的基极泄放能力下降。,17, D5、D6可提高电路的上升速度。在输出从高电平向低电平转换的瞬态 Q4基区贮存的电荷可通过D5抽出 当VC2比V0下降快时，负载电容可通过D6放电 Q2电流T

8、5驱动电流 导通延迟。 可见，这一过程既加速了Q4管的截止，又加速了Q5的导通。 限流电阻R5取值较大（100-200），可减小瞬态大电流，从而减小了瞬态电流（浪涌电流）所造成的内部噪声。,18,4.3 LSTTL门电路的逻辑扩展,4.3.1 OC门（open collector gate）,19,(一)、 问题的提出,标准TTL与非门进行与运算:,能否“线与”？,集电极开路的门电路 OC（Open Collector)门,20,在工程实践中，有时需要将几个门的输出端并联使用，以实现与逻辑，称为线与。普通的TTL门电路不能进行线与。为此，专门生产了一种可以进行线与的门电路集电极开路门。,推拉式

9、输出级并联的情况,集电极开路与非门的电路和图形符号,21,OC门输出并联的接法及逻辑图,特点：需外接上拉电阻，输出端可以并接（线与）,22,集电极开路TTL“与非”门（OC门）,1,0,当将两个TTL“与非”门输出端直接并联时：,产生一个大电流 1、抬高门2输出低电平 2、会因功耗过大损坏门器件,注：TTL输出端 不能直接并联,23,TTL与非门电路,集电极开路TTL“与非”门（OC门）,当输入端全为高电平时，T2、T5导通，输出F为低电平；,输入端有一个为低电平时，T2、T5截止，输出F高电平接近电源电压VC。, OC门完成“与非”逻辑功能,逻辑符号：,输出逻辑电平： 低电平0.3V 高电平

10、为VC（5-30V）,24, 负载电阻RL的选择,集电极开路TTL“与非”门（OC门）,25,集电极开路TTL“与非”门（OC门）,OC门需外接电阻，所以电源VC可以选5V30V，因此OC门作为TTL电路可以和其它不同类型不同电平的逻辑电路进行连接,26,三态输出门的电路图和图形符号 （a）控制端高电平有效 （b）控制端低电平有效,三态输出门,控制端是高电平有效,控制端是低电平有效,27,1、三态输出门的结构及工作原理。 图（a）当EN(enable)=1时，P点输出为1，D1截止，相当于一个正常的二输入端与非门，称为正常工作状态。 当EN=1时，P输出为0，T4、T5都截止。这时从输出端Y看

11、进去，呈现高阻，称为高阻态，或禁止态。 图（a）的控制端是高电平有效。 图（b）的控制端是低电平有效。,三态输出门 （Three-State Output Gate，简称TS门）,增加控制端，可使T4，T5同时截止，输出为高阻态Z,28,三态输出门（TS门）的特点： 控制端（使能端）-有效电平 输出可并连-总线结构 三态门在计算机总线结构中有着广泛的应用。,29,4.3.2 三态逻辑门 (Third State Logic gate),当G=0时，输出为高阻态,30,三态门的符号及功能表,功能表,31,三态逻辑门（TSL）,1,0,输出F端处于高阻状态记为Z,Z,32,低电平使能,高电平使能,

12、33, 三态门的应用,1. 三态门广泛用于数据总线结构,任何时刻只能有一个控制端有效，即只有一个门处于数据传输，其它门处于禁止状态,2. 双向传输,当E=0时，门1工作，门2禁止，数据从A送到B；,E=1时，门1禁止，门2工作，数据从B送到A。,返回,三态逻辑门（TSL）,34,35,此类电路功耗速度特性得以改善的关键在于采用了先进的工艺技术。 采用介质隔离等平面工艺，3m的特征尺寸，最大限度地减少了管芯面积。 低能量离子注入形成基区，采用浅结As扩散尽可能减小基区宽度。,4.4 ASTTL和ALSTTL电路,36,4.5 中、大规模 集成电路中的 简化逻辑门,37,TTL反相器的典型电路,V

13、IH=3.4V, VIL=0.2V VON=0.7V,=5V,低电平VIL输入： T1深饱和，T2截止，T4导通， T5截止 输出高电平VOH,高电平VIH输入： T1倒置，T2导通，T4截止，T5导通 输出低电平VOL,D1箝位二极管,D2电平位移二极管,38,TTL或非门电路,或非门,电路结构特点：多套（输入级+倒相级）并联,电路分析： A=1T2,T5导通， T4截止 Y=0,B=1T2,T5导通, T4截止 Y=0, A=0,B=0T2,T2截止 T5截止 T4导通 Y=1,39,TTL与或非门,与或非门,电路结构特点：将或非门各输入端改用多发射极三极管,40,TTL异或门,异或门,电

14、路分析： A=B=1T6,T9导通 T8截止 Y=0,A=0,B=1T1,T3导通和饱和,T2倒置T4导通T6,T7截止 T8导通 T9截止 Y=1,A=1,B=0T1,T2导通和饱和,T3倒置T5导通T6,T7截止 T8导通 T9截止 Y=1,A=B=0T1,T2,T3饱和，T4,T5,T6饱和T9导通T8截止 Y=0,41,4.5.1 简化逻辑门,内部门，Q2兼做输出管,VOL=VCES2+VDF 0.91.0V,为了减小tPLH, 在VC2和VO之间增加了二极管,42,4.5.2 单管逻辑门,当B= “1”时，禁止基极信号A传到集电极Y，而当A= “0”时，禁止发射极信号B传到集电极Y，

15、只有A=“1”，B=“0”时，输出才为低电平。,当单管串级与非门只有一个发射极时，即为单管禁止门,43,由单管禁止门组成的简化异或非门,44,由单管禁止门组成的简化异或门,OC门,45,代替一个反相器两个与非门,46,将几个单管串接与非门的三个端点做不同连接时，可构成许多复杂的逻辑关系。 1. C1，B2串接,47,将几个单管串接与非门的三个端点做不同连接时，可构成许多复杂的逻辑关系。 2. C1，E2串接,48,将几个单管串接与非门的三个端点做不同连接时，可构成许多复杂的逻辑关系。 3. C1，C2串接,49,D,将几个单管串接与非门的三个端点做不同连接时，可构成许多复杂的逻辑关系。 4.

16、单管串接与非门组成简化的“与或非门”,为了减小tPLH, 在VC2和VO之间增加了二极管,50,可能出现枪电流现象,不可能出现枪电流现象,51,52,第四章部分习题解答,53,F=ABC,F=(ABC),54,F=(ABC+DE),55,三态双输入与非门,G=0时，Vo=(AB) G=1时，输出为高阻态,56,Q=(A+B),57,58,59,60,61,62,常用门电路型号SN54/74系列,SNSemiconductor Network 54系列军用型：尺寸小、功耗小、可靠性高、工作温度范围大（-55+125 ） 74系列民用型，低成本改进型，在一般场合下使用，工作温度（0+70 ） 常用

17、集成电路规格一览表,63,574LS系列为低功耗肖特基系列。 674AS系列为先进肖特基系列， 它是74S系列的后继产品。 774ALS系列为先进低功耗肖特基系列， 它是74LS系列的后继产品。,174系列 为TTL集成电路的早期产品 274L系列为低功耗TTL系列，又称LTTL系列。 374H系列为高速TTL系列。 474S系列为肖特基TTL系列，进一步提高了速度。,64,各种系列的 TTL 门电路,65,4.6 双极型电路的版图设计,说明：本节将18.2节的内容归纳在一起 1. 版图设计过程 2. 版图设计的准备工作 3. 版图设计的一般规则 4. 集成电路的设计规则 5. 双极型IC中元

18、件的图形设计 6. 设计举例,66,版图设计就是按照线路的要求和一定的工艺参数，设计出元件的图形并进行排列互连，以设计出一套供IC制造工艺中使用的光刻掩膜版的图形，称为版图或工艺复合图。 版图设计是制造IC的基本条件，版图设计是否合理对成品率、电路性能、可靠性影响很大，版图设计错了，就一个电路也做不出来。若设计不合理，则电路性能和成品率将受到很大影响。版图设计必须与线路设计、工艺设计、工艺水平适应。版图设计者必须熟悉工艺条件、器件物理、电路原理以及测试方法。,67,1. 版图设计过程：由底向上过程 主要是布局布线过程 布局：将模块安置在芯片的适当位置，满足一定目标函数。对级别最低的功能块，是指

19、根据连接关系，确定各单元的位置，级别高一些的，是分配较低级别功能块的位置，使芯片面积尽量小。 布线：根据电路的连接关系（连接表）在指定区域（面积、形状、层次）百分之百完成连线。布线均匀，优化连线长度、保证布通率。,68,作为一位版图设计者，首先要熟悉工艺条件和器件物理，才能确定晶体管的具体尺寸。铝连线的宽度、间距、各次掩膜套刻精度等。其次要对电路的工作原理有一定的了解，这样才能在版图设计中注意避免某些分布参量和寄生效应对电路产生的影响。同时还要熟悉调试方法，通过对样品性能的侧试和显微镜观察，可分析出工艺中的间题。也可通过工艺中的问题发现电路设计和版图设计不合理之处，帮助改版工作的进行。特别是测

20、试中发现某一参数的不合格，这往往与版图设计有关。,69,2. 版图设计的准备工作 在进行版图设计以前，必须进行充分的准备工作。一般包括以下几方面。 了解工艺现状，确定工艺路线 确定选用标准pn结隔离或对通隔离工艺或等平面隔离工艺。由此确定工艺路线及光刻掩膜版的块数。 由制版和光刻工艺水平确定最小接触孔的尺寸和光刻套刻精度。光刻工艺的分辨率，即能刻蚀图形的最小宽度，受到掩膜分辨率、光刻胶分辨率、胶膜厚度、横向腐蚀等多因素的限制。套刻精度与光刻机的精度和操作人员的熟练程度关系密切。,70,要了解采用的管壳和压焊工艺。封装形式可分为金属圆筒塑(TO-5型)、扁平封装型和双列直插型(DIP)等多种，管

21、芯压点分布必须和管壳外引脚排列相吻合。当采用热压焊时，压焊点的面积只需70m70m，超声压焊需100m100m 125m125m，金丝球焊需125m 125m，金丝球焊牢固程度高，金丝在靠近硅片压点处是垂直的，可压到芯片纵深处(但必须使用温度SiO2纯化层)，使用起来很灵活。,71,解剖同类型的IC的产品 解剖同类型IC产品，可作为自己设计和生产的借鉴。解剖工作包括版图分析和基本尺寸的测量，元件性能测试和工艺解剖和分析三个方面。通过版图分析和基本尺寸的测量可获得实际的线路图和逻辑功能图，可了解到版图布局，还可取得各种元件尺寸的数据以了解其它单位或国外制版和光刻水平。但应注意“侵权”问题。,72

22、,3. 版图设计的一般规则,版图设计总的原则是既要充分利用硅片面积，又要在工艺条件允许的限度内尽可能提高成品率版图面积(包括压焊点在内)尽可能小而接近方形，以减少每个电路实际占有面积；生产实践表明，当芯片面积降低10%，则每个大圆片上的管芯成品率可以提高1525%。下面讨论版图设计时所应遵循的一般原则。,73,隔离区的数目尽可能少 pn结隔离的隔离框面积约为管芯面积的三分之一，隔离区数目少，有利于减小芯片面积。集电极电位相同的晶体管，可以放在同一隔离区。二极管按晶体管原则处理。全部电阻可以放在同一隔离区内，但隔离区不宜太大，否则会造成漏电大，耐压低。为了走线方便，电阻也可以分别放在几个隔离区内

23、。 各压焊块(地压焊块除外)都故在隔离区内，以防止压焊时压穿SiO2，造成与衬底短路，管芯外围也要进行大面积隔离扩散，以减少输入端箝位二极管的串联电阻。,74,隔离区的划分,75,注意防止各种寄生效应 隔离槽要接电路最负电位，电阻岛的外延层接最高电位。这是保证pn隔离效果的必要条件，使pn隔离区结始终处于反偏置状态。输入与输出端应尽可能远离，以防止发生不应有的影响。电阻等发热元件要故在芯片中央。使芯片温度分布均匀。,76,设计铝条时，希望铝条尽量短而宽。铝条本身也要引入串连电阻，因此也需计算铝条引入的串联电阻对线路的影响。铝条不能相交，在不可避免的交叉线时，可让一条或几条铝条通过多发射极管的发

24、射极区间距或发射区与基区间距，也可从电阻上穿过，但不应跨过三次氧化层。 必须采用“磷桥”穿接时，要计算“磷桥”引入的附加电阻对电路特性的影响。一般不允许“磷桥”加在地线上。但是在设计IC时应尽可能避免使用扩散条穿接方式，因为扩散条不仅带来附加电阻和寄生电容，同时还占据一定面积。,设计铝条时的注意事项,77,在LSI中，当一层布线无法保证实现元件之间的必要联接时，普遍使用多层布线，如图所示。 铝条压焊点电极要有合理分布，应符合引出脚排列。,78,保证元件的对称性 参数要求相互一致的元件，应放在邻近的区域。几何结构尽可能对称，不能只考虑走线方便而破坏对称性。 接地孔尽可能开大些 凡需接地的发射极、

25、电阻等，不能只靠在隔离槽上开的接触孔接地，要尽可能让地线直接通过该处。接地线尽可能地沿隔离槽走线。接电源的引线应短而宽，接Vcc的电源孔应尽可能开大些。集电极等扩磷孔应比其它接触孔大。,79,铝条适当盖住接触孔(一般每边复盖2m)，在位置空的地方可多复盖一些，走线太紧时，也可只复盖一边。 为了减小版面同时又使走线方便、布局合理，各电阻的形状可以灵活多样，小电阻可用隐埋电阻。各管电极位置可以平放或立放。 凡是可能，所设计的电路应留有适当的过载能力，并避免使用易损坏的元件。 压焊块的数目以及排列顺序应该与外壳引出脚排列相符合，电极分布应均匀。,80,确定光刻的基本尺寸。根据工艺水平和光刻精度定出图

26、形及各个扩散间距的最小尺寸，其中最关键的是发射极接触孔的尺寸和套刻间距。集成晶体管是由一系列相互套合的图形所组成，其中最小的图形是发射极接触孔的宽度，所以往往选用设计规则中的最小图形尺寸作为发射接触孔。其它图形都是在此基础上考虑图形间的最小间距面进行逐步套合、放大。最小图形尺寸受到掩膜对中容差，在扩散过程中的横向扩散、耗尽层扩展等多种因素的限制。,81,如果最小图形尺寸取得过小，则会使成品率下降。如取得过大，则会使芯片面积增大，使电路性能和成本都受到影响。所以选取最小图形尺寸应切实根据生产上具体光刻、制版设备的精度，操作人员的熟练程度以及具体工艺条件来确定。在一定的工艺水平下，版图上光刻基本尺

27、寸放得越宽，则版图面积越大，瞬态特性因寄生电容大而受到影响。如尺寸扣得越紧，则为光刻套刻带来困难，光刻质量越难保证。这两种情况都会影响成品率。通常是在保证电路性能的前提下适当放宽尺寸。,82,4. 集成电路的设计规则 IC设计与工艺制备之间的接口 制定目的：使芯片尺寸在尽可能小的前提下，避免线条宽度的偏差和不同层版套准偏差可能带来的问题，尽可能地提高电路制备的成品率 什么是设计规则？考虑器件在正常工作的条件下，根据实际工艺水平(包括光刻特性、刻蚀能力、对准容差等)和成品率要求，给出的一组同一工艺层及不同工艺层之间几何尺寸的限制，主要包括线宽、间距、覆盖、露头、凹口、面积等规则，分别给出它们的最

28、小值，以防止掩膜图形的断裂、连接和一些不良物理效应的出现。,83,对于双极型集成电路，是以引线孔为基准，尺寸规定如下(详细见图)： 引线孔的最小尺寸为2 2 。 金属条的最小宽度为2 ，扩散区(包括基区、发射区和集电区)的最小宽度为2 ， P+隔离框的最小宽度为2 扩散区对引线孔各边留有的富裕量大于或等于1 ，埋层对基区各边应留有的富裕量大于或等于1 。 除N+埋层与P+隔离槽间的最小间距应为4 外，其余的最小间距均为2 。这是因为P+的隔离扩散深度较深，故横向扩散也大，所以应留有较大富裕量。,84,331页 图17.1,85,（续）,86,中速TTL电路版图设计规则(m),最小套刻间距 5

29、最小隔离槽宽度 10 元件与隔离槽最小间距 18 埋层与隔离槽最小间距 18 基区和集电极孔最小间距 5 最小发射极孔 88 最小基极孔宽 8 最小集电极孔宽 8 最小电阻条宽 10 电阻条间最小间距 7 最小电阻引线孔 88 铝条最小宽度(包括两边覆盖2m) 10 长铝条最小间距 10 短铝条最小间距 5 键合点最小面积 100100 两键合点最小间距 70 隔离槽外边界与键合点之间的最小间距 150 划片间距 400,（1976年）,（1986年）,87,最小面积晶体管,集成电路版图设计通常是由集成电路中晶体管版图开始的，而该晶体管版图通常是最小面积晶体管的版图。因此，掌握什么是最小面积晶

30、体管，其版图是如何确定的非常重要。另外，掌握集成电路制造中常用的各种晶体管版图及其对应的工艺剖面结构也是十分重要的。最小面积晶体管-由图形最小尺寸（图形最小线宽和图形最小间距）构成的晶体管。,88,如图18.21（p.356）所示的最小面积晶体管，隔离框内管芯面积为6064m2，如果槽宽为10m，则每个最小晶体管所需隔离槽面积为3800m2，每条隔离槽为两相邻隔离岛共用，所以每个最小面积晶体管所需的隔离槽面积为1900 m2 ，大约为内管芯面积的1/3l/4。,89,351页，18.2.2节 5. 双极型IC中元件的图形设计,按标准pn结隔离工艺制作的纵向npn管的纵向结构和杂质分布如图A所示

31、。图中作为集电区的外延层掺杂浓度由晶体管的VCB0和VCE0所决定，外延层电阻率是决定晶体管集电结势垒电容Cc、硼扩电阻分布电容和隔离衬底结寄生电容Ccs的重要因素，对电路速度影响较大的Ccs部分地由衬底电阻率决定。埋层的薄层电阻和埋层扩散深度直接影响到集电极串联电阻rcs。由发射区扩散和基区扩散决定了电流放大系数和特征频率。,90,图A,91,集成npn管的设计 1) IC对晶体管的要求,如同分立晶体管一样，集成晶体管必须具有一定的耐压，有良好的频率特性，具有较低的噪声系数，能承受一定的电流容量，具有低的rCS和VCES，这些参数的设计考虑与分立晶体管有一定的类似。但由于集成晶体管的集电极必

32、须从上面引出，这就使rCS显著增大。同时集成晶体管的集电极被pn结包围，又存在着寄生电容和寄生pnp效应，所以在分析集成晶体管特性时，必须考虑这些特性。 （1）击穿电压 V(BR) V(BR)EBO69V，V(BR)CBO， V(BR)CEO V(BR)CSO V(BR)CBO，V(BR)CEO,92,（2）频率特性,93,(3) 最大工作电流IEmax或ICmax,当IE 达到IEmax(或相应的ICmax 值)时，就会下降。晶体管在大电流下工作时，基极电流也较大。基极电流在横向基区扩展电阻上产生一个较大的电压降，其结果是：发射结不同部位上的正偏压值不相等。愈靠近中央部位，发射结正偏压越小，

33、甚至可能反向。靠近基极接触的发射结部位，正偏压较大。因此，发射极电流密度在中央部位小，电流基本上集中在发射结边缘。基极电流很大时，发射结的有效面积集中在结的边缘。这种现象叫做发射极电流集边效应，或者叫基区自偏压效应。当晶体管的工作频率与fT，很接近，故基极电流很大，约等于发射极电流，此时电流集边效应最显著，晶体管发射结的有效面积显著减小。,94,为了尽量减小晶体管的发射结无效面积，提高晶体管的高频性能，在设计高频晶体管时，发射结周长要尽可能大，面积要尽可能小，即两者之比要尽可能大。IEmax(或相应的ICmax 值)只和靠近基极条一边的发射区周长（即“有效发射区周长”）成正比，而与发射区面积无

34、关，即IEmax=LE，其中为发射区单位有效周长的最大工作电流。不同电路取值是不同的： npn逻辑 = 0.160.4mA/m npn线性 =0.040.16 mA/m 横向pnp = 0.0010.008 mA/m 纵向pnp = 0.0050.015 mA/m,95,2) 集成晶体管的常用图形,集成npn管电极配置,96,97,典型的晶体管版图图形,98, 双基极条图形 是IC中常用的一种图形，允许通过更大的电流，其面积比单基极条稍大，所以特征频率稍低；但基极电阻为单基极条的一半，其最高振荡频率比单基极条的高。 型和型集电极图形 增大了集电极面积，其主要特点是集电极串联电阻小，饱和压降低，

35、可通过较大的电流，一般作输出管。,99,100,101,102,103,104, 双极型功率管的版图图形,采用了梳状发射极和基极结构，增宽了电流通路的截面积，允许通过更大的电流，发射区采用狭长条以减小趋边（集边）效应。,105,集成二极管、SBD和肖特基晶体管 在IC中，集成二极管的结构除单独的BC结外，通常由晶体管的不同连接方式而构成多种形式，并不增加IC工序，而且可以使二极管的特性多样化，以满足不同电路的需要。集成二极管可采用的几种常见版图结构，即基极集电极短路二极管结构、集电极发射极短路二极管结构、基极发射极短路二极管结构、集电极悬空二极管结构、发射极悬空二极管结构和单独二极管结构,1)

36、 集成二极管,106,集成二极管的剖面示意图,107,六种集成二极管的特性比较,108,二极管接法的选择由电路对正向压降、动态电阻、电容、存储时间和击穿电压的不同要求来决定。其中，最常用的有两种： BC结短接二极管，因为没有寄生PNP效应，且存储时间最短，正向压降低，故一般DTL逻辑的输入端的门二极管都采用此接法。 单独的BC结二极管，因为不需要发射结，所以面积可作得很小，正向压降也低，且击穿电压高。,109,2) 肖特基势垒二极管（SBD） 和肖特基箝位晶体管（SCT）,110,PtSi,111,112,113,114,357页 18.2.4 节 6. 设计举例： TTL五管单元与非门电路图

37、,(1)决定隔离区数目 此电路共有5个隔离区(压焊块除外)，如图中虚线所示，如包括10个引出端压焊块，则共要15个隔离区。 (2)确定端头的排列及引出端数 对所有的电路来说，输入、输出、电源、接地这些引出端是必须的，该 门电路 来说，这4部分的引出端 数目共有8个(输入端有5个)。另外， 它还有2个扩展端。它们分别从Q2 的发射极和集电极引出，所以共 有l0个引出端。在设计版图时应 考虑到压焊点的排列，不应使引 出线相互跨越，以免造成短路。 使用 时常连在一起的2个引出线要尽量排在一起。,P. 358图18.22电路图,115,(3)确定元件尺寸 根据以前介绍过的方法，来决定晶体管所用的型式并

38、估算它的尺寸。由电路分析知，此电路中Q2 ，Q5饱和(且Q5为输出管)，要通过较大的电流，所以可采用马蹄形结构。Q4的瞬态电流很大，所以发射极有效长度也要大些。Q3管不通过大电流，采用单基极条结构就可以了。多发射极晶体管Q1及电阻的设计可参考前面介绍的知识来进行。隔离岛的最小尺寸，可按元件的形状，加上隔离槽与元件的间距(一般可取外延层厚度的两倍)来决定。在实际的版图中，考虑到布局、布线等因素，隔离岛的实际尺寸稍大于上述的最小尺寸。,116,(4)画布局布线草图 画此草图的目的是：大致安排一下各元件的位置。画出内连线的连接图形，使满足设计原则中对Al线的要求(如连通、无交叉等)。 对此电路来说，

39、考虑到电路引出端的排列，我们希望输出管Q5安排在右下角，隔离槽的接点地放在右角，电源接点安排在左下角。这样，多发射 极晶体管Q1以及Q2分别安排 在左上角及右上角就较为适宜 了。 这一布局使压焊点离管 脚最近，不会发生热压引线交 叉的现象。 布局、布线草图如 图所示。由图可见，内引线中只 有一条连线(R5接到Q5管基极) 跨过电阻Al，其余连线都没有 跨过元件，这是符合设计原则的。 必须注意，电阻隔离岛要接最高 电位，即接电源电压，隔离槽接地。,P. 359 图18.23,117,(5)绘制IC版图总图 根据布局布线草图，以一定的放大倍数把IC的平面布局布线图画在坐标纸上，称之为总图。在描绘总图时，除画下各元件尺寸、隔离槽及内外引线外，还要在管芯的周围画上压焊块作压焊用。压焊块的尺寸根据压焊方式和设备情况而定。要在压焊块下的N区制造隔离区或进行P型基区扩散。 实际版图上还有制版、光刻或监测工艺的符号及图形(微电子测试图形)，这里略去。,118,TTL五管单元5输入端与非门电路版图总图,P. 360 图18.24,