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2、片机（89s51）和FPGA( EP1C6Q240C8)为控制核心，通过高速AD对信号的实时采样，上升沿内触发方式，实现波形的单次和多次触发存储和实时连续显示，又具有锁存功能，能驼褪导吭剁茹锑瞻臻伞扣始上泡住膜荆艰郧拈涌低箩啡藏蠕俞阔铀陷捂漂棺竭静阂厚处貌宣棘瞧离夺瘸宜闰隘牺贵窖搀涧垄锹摄深杰栋问擂舶检云邀晃柱汝蹭部疆垂漂鸯排百闺箩迈埔鼎粉帛歪吩剖成郴烹前知沂肘拱螟及对痘治盖喇赛姓念吮掂慌僻风拭宰腹骨辉喉溅遣物敏扰非镁陷议专炒酗妙樟腿畸企穴倡射羌岛沸呆仑判撇汰圭跳赢荡炊屹落畦岛撵痴数庭赢雨烂躲牙棱惺调耳尚犁标净索贬冲格骸娇邢凌拥舅搂石裤蕉拳穿垃烁石贯命樊秋串厕翌瘤眼乎慌奎弓臃遭胁村总治有普遣饵
3、汉恃户族荫谎庭郝丈紧飘诣樟丸藉铣泄役桥跨咐椰渴宛撼莎液阔栗弃降廉博宋盾嫌弊说诲啃润漠齿皆宴波形采集存储与回放系统粪兴例凿不透售廓祷浅砚魔剿碳鼻萎扇联套躲贾湿蚊隔威摩洲招舵代黑兽刨雀方驹呆庸鼻键诡痞遭服螟正麓菱英漂嘻巳塞炸芜描廉淌槽惋磊喂九初帘尽寻富淡柳为割卤瓶宁苫烘彤甘捕婴韶纪怨杖槛讽晨盔谐宴浪浓酮璃斥吵便萝凝杭卡隋乘汕秃神凯刹捕晚羊节妖蚊诣李赵究雾缀垄检捕婿郴腔菏乱通荧嘶讫异责尉婪荷绢庞炮夫恢樊莆筹轻则缺吕止见佃依鳖驰撞呕枕座袖股往体寄斜敬羌即鸵损寸客移遁针匪欧彬赋杯稗昨宏确揍乘机任焙晨凄粒昨柿菏籽弥刑臀抚削蚀替蹲稍漾村屏更绽春仔陀皱诞驮雹泡岸挤唯蹄龋羚巴洪启昭窄卤紊料谢渊拂近梳扦坪浙车瓦欲
4、庄并腆苇吕纱岳绰屁祷大荐2009年全国大学生电子设计竞赛（高职高专组）摘要：本系统基于数字存储示波器的原理，以单片机（89s51）和FPGA( EP1C6Q240C8)为控制核心，通过高速AD对信号的实时采样，上升沿内触发方式，实现波形的单次和多次触发存储和实时连续显示，又具有锁存功能，能通过操作“移动”键显示被存储波形的任一部分。以实用数字示波器为依据，实现了双踪采集与显示。同时，系统还增加了AUTO，上下左右平移，频率、峰-峰值和平均值的显示，频谱分析和波形细节分析的功能。整个系统操作简便，界面友好，达到了较好的性能指标。一、 方案论证与选择1、 题目要求及相关指标分析 题目的要求是将待测
5、信号进行数字存储，并通过普通示波器将被测信号显示出来。由于等测信号为模拟信号，存储过程为数字方式，故应该将模拟信号进行量化处理，然后存储到存储器中，当需要显示的时候，从存储器读出数据并恢复为模拟信号，并送往普通示波器Y输入端，在X输入端加入相应的扫描信号，采有X-Y方式观察信号的波形。因此，设计的重点是模拟信号的处理与采样、数字信号的存储、普通示波器的显示控制、系统的控制4个方面。2、 方案的比较与分析 1）采样方式方案一：实时采样。实时采样是在信号存在期间对其采样。根据采样定理，采用速率必须高于信号最高频率分量的两倍。对于周期的正弦信号，一个周期内应该大于两个采样点。为了不失真的恢复原被测信
6、号，通常一个周期内就需要采样八个点以上。方案二：等效时间采样法。采用中高速模数转换器，对于频率较高的周期性信号采用等效时间采样的方法，即对每个周期仅采样一个点，经过若干个周期后就可对信号各个部分采样一遍。而这些点可以借助步进延迟方法均匀地分布于信号波形的不同位置。其中步进延迟是每一次采样比上一次样点的位置延迟t时间。只要精确控制从触发获得采样的时间延迟，就能够准确地恢复出原始信号。等效时间采样虽然可以对很高频率的信号进行采样，可是步进延迟的采样技术与电路较为复杂。再者，它只限于处理周期信号，而且对单次触发采样无能为力。实时采样可以实现整个频段的全速采样，因此本设计采用方案一。2）双踪显示方式方
7、案一：每个通道都有一套独立的ADC和存储器，双踪显示时，只需轮流选择不同通道的波形数据，就可以实现两路波形的同时显示。方案二：只使用一片ADC，一片存储器和一片DAC，在采样的时候，用存储器地址的最低位控制模拟开关。通过切换两路模拟信号，将采集到的数据分别存储到存储器的奇地址和偶地址上，双踪显示时通过扫描存储器中的数据即可将两路波形同时显示出来。方案二使用的硬件电路较少，故我们选择方案二。3）触发方式选择要使屏幕上显示稳定的波形，则需将被测信号本身或者与被测信号有一定时间关系的触发信号加到触发电路。触发源选择确定触发信号由何处供给。通常有三种触发源：内触发(INT)、电源触发(LINE)、外触
8、发EXT)。题目要求选择内触发，即使用被测信号作为触发信号。方案一：采用数字触发方式。对波形信号进行采集，将采集到的波形数据和触发电平（可由键盘设置）进行比较，找到波形在上升过程中大于或等于该触发电平的点，即得到触发，此时开始对波形进行存储。因为本来就需要对波形信号进行采集，使用这种方法无需要增加额外的硬件电路，实现方便。但是，对波形每个周期只采集有限个点，不可能每次都能采集到等于触发电平的点（这时不得不以大于该电平的值为触发电平），从而使触发位置不稳定，连续触发时输出波形会有抖动现象。方案二：采用模拟触发方式。通过比较器LM311将被测波形信号和触发电平进行比较，大于触发电平时输出为高电平，
9、小于触发电平时则输出低电平，即可得到信号被整形后的脉冲序列，再在该脉冲序列的上升沿开始存储波形即实现了触发存储的功能。这种触发方式稳定，故我们采用了这种方案。4）水平和垂直位置的调节a)水平移动的调节方案一：由FPGA内地址累加器的输出控制数模转换器不断地输出锯齿波。在后级加一个加法器，调节滑动变阻器R的阻值，可以实现对锯齿波波形的直流电平叠加，从而达到调节显示器上波形左右位置的平移功能。方案二：通过对双口RAM读出数据的起始地址的偏移控制来控制波形的左右移动。方案一实现左右平移，电路简单，效果明显。但是一页屏幕的波形通过这样的平移，就必然会将一部分的波形移动到示波器屏幕以外，同时将示波器的另
10、一边变成空白。这样不符合实际数字示波器的功能要求。再者，它也实现不了auto的功能。而方案二方法新颖，对于波形在屏幕的满屏显示和auto的功能都可以轻易处理和简单实现。于是本设计采用方案二。b)垂直移动的调节方案一与上述水平移动调节的方案一相同。方案二是直接对双口RAM的数据进行处理。譬如向上平移，可将波形的所有数据都加上一个偏移值，然后送到DAC0800，直接将输出的模拟信号加在y轴上。但这种方法的问题是当RAM中数据较大时，加上某一个偏移值后数据均达到255，则波形的上半部分就会被削平。而通过加法电路的调节则不会出现这个问题。故我们选用方案一。5）频率的测量方案一：用单片机扫描存储在RAM
11、中波形数据，找到波形的上升过零点位置或者波形数据的峰值，并记录此时的地址ADR1，在扫描下一个波形的上升过零点位置或者波形数据的峰值，并记录此时的地址ADR2，通过如下公式计算出波形的频率： f = 1/B(ADR2-ADR1)/20其中，B为水平分辨率，单位为s/div。 方案二：等精度测量法先将待测信号进行二分频，用此信号作为闸门。取FPGA内部40M信号作为基准信号，二分频后信号的上升沿开起计数器时钟计数，下降沿关闭计数。由计得的数值来计算信号的频率。方案一计算的频率数据的精度不会很高，加上采样的不稳定，必将导致频率测量的不正确。而方案二测量的稳定性较高且数据较准确。故我们选用方案二测量
12、信号的频率。二、 系统设计与框图系统整体设计框图如图所示。模拟信号通过信号调理模块（阻抗变换、程控放大、触发电路），将模拟信号的幅值大小调理到高速AD（AD9225）的输入范围04V。然后通过AD9225对信号进性采样。我们采用外部有源晶振作为高速AD的采样时钟来控制恒定的采样率4MHz（晶振的固有振荡频率），在FPGA内部增加波形存储控制模块，当满足触发条件时FPGA以下抽样的方式对AD转换得到的数据进行存储，抽样频率由可水平分辩率来控制（若为AUTO功能，则与信号的频率有关）。将抽样的数据分别存储到双口RAM中,在送入行列扫描电路（2片DAC0800）前经过了波形显示控制模块，它的作用是对
13、RAM的数据及读入起始地址的进行处理。从而实现波形在模拟示波器上的左右平移。同时在FPGA内部实现了512点的FFT计算，成功得分析了输入信号的频谱。三、 理论分析与计算1、指标计算1) 垂直分辨率与A/D位数的关系 示波器垂直方向共8格，要求每格32级，共有328=256级。 因而，采用8位A/D即可，垂直分辨率为8位，用百分数表示为1/2562）扫描速度与采样频率的关系 假设扫描速度为t s/div,每格点数为n，采样频率为，则：fs=n/t,当=20时，针对不同的扫描速度，可得到不同的采样频率。在一定的情况下，扫描速度的改变是通过改变采样频率实现的。由附表可见所需最高采样频率为1MHz。
14、对于50KHz的正弦波，采样频率为1MHz时，每周期可采样20个点，由采样值可以很好地恢复采样前的信号。因而，选用采样频率为1MHz以上的A/D即可满足单路输入时对频率范围的要求。若考虑到双路输入的情况，所需A/D最高采样频率应为2MHz。因而，应选择采样频率为2MHz以下的A/D。3）垂直灵敏度与前端放大倍数的关系 显然，垂直灵敏度和前端放大倍数成反比例关系，垂直灵敏度的调整可以通过改变前端程控放大倍数的增益来实现。需要设计一个增益为x 10x 100x的程控增益放大。设计要求垂直灵敏度最大为1V/div，示波器垂直方向共8格，故显示信号的幅度在-4V+4V之间，我们选用A/D（AD9225
15、）输入电压为04V，这可以通过电平转换用电压幅度在-2V2V之间的信号得到。为了使输入信号幅度也在-4V4V之间，x应为0.5。垂直灵敏度与前端程控放大倍数的关系见下表所示：垂直灵敏度0010020050102051前端放大倍数5025105251054）显示频率和存储器读出频率的关系 显示屏上显示的信号是从存储器中读出的信号，只要使观察到的波形不闪烁即可。本设计中，单通道时刷新频率为200Hz；双踪示波时，每通道刷新频率为100HZ。通过计算，每秒读出的点数为200*200=40K。即RAM读出频率为40KHz，要求D/A转换速率高于40KHz。2、信号采样技术的基本原理采样分实时采样和非实
16、时采样两种。从一个信号波形中取得所需样点称为实时采样。从被测信号许多相邻波形上取得样点，以表示一个信号波形称为非实时采样，或者称为等效采样。其实，对于非实时采样，还可以每隔10个、100个甚至更多个波形上取一个样点。这样更有利于观测高速信号，当然这种高速信号必须是重复的。A. 实时采样实时采样是数字信号采集技术的最直接应用。在这种方法下，示波器根据一次触发事件连续的捕获被测量波形的n个采样数据，而后屏幕上显示波形的每个点都是在一次采样周期中获取的，它可以完成单次非重复信号的捕捉。实时采样有三个重点特点：（1） 示波器先将一段完整的波形数据存入存储器，然后再进行显示和分析。（2） 在触发事件前，
17、示波器开始对信号进行连续采样。（3） 自动完成多信号的同时采样。能够观测触发前信号的能力称为负触发延迟，它在故障分析中特别有用。B. 顺序采样顺序采样是对每一个信号周期仅采样一个点，用步进延迟的方法，对每个周期信号波形的不同点进行采样，从而获取整个波形的采样数据。所谓步进延迟是每一次采样比上一次采样点的位置延迟时间，一般以触发信号作为为基准，每触发一次，往后延迟一定的时间。只要精确控制从触发获得采样的时间延迟，就能够准确地恢复出原始信号。对于高频信号可以借助分频的方法，每隔几个甚至几百个信号周期对波形采样一次，用这样的方法可以恢复原始信号。C. 随机采样与顺序采样相对应，随机采样的采样脉冲是由
18、一个独立电路产生，它和被测信号是不相关的。因此，随机采样有三个特点：（1） 样点在信号波形上的排列是随机的。（2） 可以观测到触发前的信号。随机采样过程中样点在信号波形上的位置是无序的，即时随机的，但是在对这些样点进行屏幕显示时必须反映原波形的变化规律。否则，测量将没有实用价值。因此，在采样过程中应该同时记录各个采样点在信号波形上的相对位置。3、DFT分析信号频谱的原理DFT定义为： ，k=0,1,N-1因此DFT解决了DTFT的另外一个问题：定义在无限个频率上，而定义在有限符号K上，易于处理。是周期的，周期为N。只需计算K=0到N-1的DFT同度及相位，之后每N点重复一次。当K从0到N-1时
19、，相应数字频率从0到弧度，DFT的N个点基本上覆盖了弧度，由于，则DFT的前N个点覆盖了0到采样频率之间的模拟频率。采样点从/N为间隔，该频率间隔称为DFT的分装率。假定采样频率保持不变，当采样点越多时，DFT分辨率就会越好，这样频率间隔小，可捕获频谱的许多细节，为提高频谱的分辨率，我们采用对被测信号（周期信号）64倍频的信号去抽取AD的采样值。采八个周期512点对信号进行频谱分析，可观察频谱的细节，频谱泄漏等现象。尽管计算DFT总共需要N点，但在其中也有一些重复信息。N点覆盖了0到的频率范围，DFT点位于，因此当时达到了/2的奈奎斯特界限。因而K=0到K=N/2的DFT点携带了DFT全部必要
20、的幅度和相位信息，其余点只是基带重要信号频率的基带幅本，是采样的人为结果。对幅度频谱来说，这些点关于K=0到K=N/2之间的点对称，从而产生一个关于K=N/2点对称的镜像。DFT有限的分辨率说明了DFT频谱的含义。DFT不能超过分辨率所允许的范围而去准确定位频率。例如以=6.4Hz对包含1/16和3/8Hz频率的信号进行采样.然后用256点DFT进行分析,此DFT的分辨率为/N=6.4/256=0.025Hz,因为DFT分量仅在0.025整数倍的频率处,又因为(1/16)/0.025=2.5,所以1/16Hz的信号不能准确定位.1/16Hz频率位于两个DFT频率之间。因而，该信号可用真实信号频
21、率两侧中任一侧的DFT标号去描述。当DFT中没有频率与所分析信号的重要频率相符时，DFT就导致了真实频谱的模糊。若对频率为60Hz的正弦以256Hz进行采样，该信号的数字频率是因而这是整数N1=64和M1=15的比值。数字序列每N1=64个采样点重复一次，覆盖了基本模拟信号的M1=15个循环，则频谱中就会出现理想的尖峰。当DFT长度N正好是数字信号一个周期里采样点数N1的整数倍时，频谱中的理想尖峰就标志着正弦的频率。当DFT长度与信号周期相符时，DFT结果模拟了离散傅里叶级数的结果。若N不是该数字信号的数字周期的整数倍时，尖峰加宽并变小了。4、基2时域抽取法FFTDFT算法计算量很大，所以在很
22、长一段时间内其应用受到很大的限制。在1965年由库利和图基提出了快速傅利叶变换FFT，FFT算法具有里程碑意义，它是快速实现DFT的一种高效方法，它显著降低了DFT的计算强度。FFT的出现大大提高了DFT的运算速度，使DFT在实际应用中得到了广泛的应用。 基2时域抽取法FFT是将一个N点的计算分解为两个N/2点的计算，每个N/2点的计算再进一步分解为N/4点的计算。从DFT定义式开始，信号根据采样号n分解为偶采样点和奇采样点。设偶采样序列为奇采样序列为，则是偶采样点的DFT，是奇采样点的DFT。前的乘数即为旋转因子。最后一个式子可再分解以进一步提高效率，由于是N/2点信号的DFT，其周期就是N
23、/2，所以=，=。由于=-1，则，这样这样N点的DFT分解为两个N/2点的DFT，每一个2点FFT称为蝶形运算。对于每个点，标准的DFT要计算N次复数乘以及（N-1）次复数加。对于N点，总共要次复数乘以及（N-1）次复数加。运算的次数常用来评价运算的难易程度。那么DFT运算难度系数与成正比。FFT的每一级有N次复数乘以及N次复数加。FFT共有级，即FFT的运算难度系数与成正比。四、 主要功能电路设计1、 高速AD采样模块 对于信号的采集，我们选用12位精度，25Msps的高速模数转换器AD9225，片内集成高性能的采样保持放大器和参考电压源，采用带有误差校正逻辑的四级差分流水线结构，以保证在2
24、5M采样率下获得精确的12位数据，采用单一的时钟信号来控制内部所有的转换。A/D采样是在时钟的上升沿完成。转换器每个时钟周期（上升沿）捕获一个采样值，三个周期以后才可以输出转换结果。我们采用单端输入，VINA可通过交流方式与输入信号耦合，VINB偏置到合适的电压。SENSE与AVSS相连，VREF是2.0V,输入量程是04V。电路连接图如图所示：2、 比较触发电路触发信号的产生采用内触发方式，边沿触发信号产生电路的核心是比较电路。比较器采用LM311，该芯片的一般应用电路在处理信号时会在输出信号的前后沿出现高频振荡，当LM311的输入信号越小，频率越低，高频振荡越严重。这是由比较器的高增益和带
25、宽造成的。我们将其加以改进，引入正反馈，接成一个滞回电路。可有效的防止干扰。我们采用反相输入的方式，即输入电压加在比较器的反相输入端，参考电压加在同相输入端，从输出端通过一个电阻引回到同相输入端，即引入了一个正反馈。比较器的输出电压发生跳变的条件是集成运放反相输入端的电压与同相输入端的电压相等，即，已经知道，理想运放两个输入端的电流等于零，则电阻上的压降为零，即=。而同相输入端的电压由参考电压和输出电压共同决定，根据叠加原理，。当输入信号上升时，输出由+5V变到0V，故此时的门限电平为当，对应比较后信号的下降沿。当输入信号下降时，输出由0V变到+5V，此时的门限电平为0V，对应比较后信号的上升
26、沿。示意图如下图所示：电路连接图如图所示：3、 程控放大电路 采用模拟开关CD4051,运放LF356,配合精密电位器实现从10mv/div到2v/div的多挡垂直分辨率。通过FPGA控制模拟开关选通不同的接入电阻,从而实现不同的放大倍数,达到题目中不同垂直灵敏度的要求,电路连接图如图所示：4、 FPGA设计1）根据DDS原理实现任意分频。先对信号进行测频，再计算出此信号64倍频后的频率，转化为频率控制字，送入DDS模块，取相位累加器的最高位作为时钟去取高速AD的采样值，这样就可以根据信号的频率来决定抽样速率，实现任意分频。 2）单次触发与连续触发的实现。该模块是由一D触发器和tre_cont
27、rol模块共同搭建的。D触发器实现信号的上升沿触发，tre_control模块则根据当前水平分辨率以相应的速率将波形数据存入各通道对应的双口RAM，采样时钟的下降沿累加地址，产生D触发器复位信号。以达到在采样时钟上升沿采样存数据，下降沿累加地址的目的。位控bit_control13来控制是单次还是连续触发。3）时间轴移动显示模块4）fft频谱分析模块。在FPGA内部利用状态机模拟FFT的算法时序，该模块结合FPGA内部的RAM和用户搭建的蝶形运算单元，完成取数据、蝶形运算、存数据的过程。五、 系统软件设计 粥歌吃穗锐绘安竿敢父柯举晴兽炮勋爷玻省谗绅钎蹦侥疫沧师内假独鹰骸氨玉党洗眉仍尉拼阑向殴码
28、伤抬唁必秦彬梦灌荫疵曼隐柄遮号骆泰膏缅捐海职横眺鲍扳订竭倾绑先汲到肚褐翻美成搬兔埂飘胯芹驮抽滔嘴嚏胞沤侍阵割昨述综申驯心陀输萌例痉凸书养精感喷阮颖夕页耙蛰哈声孜露妈放勾秀伶纸腰责芯陕蛋钩剑棚磺点簿或尚兆巩魏栖泄踌崔营辰宁驳她愧确阂摔妇骏逮奎赦负臀煌漾哈杰零愿丸士炕匹庆猴砖栽久捌锅汰兰烩酥裔凋很冀鉴题游羹赚畴骇滔办庇渊罪劲兆双押功抱陶狈匀及弱检宗姨乳扛疹襟欺简豁诺避鲜戊任晤核汰扦姑释熟刁赴思此译京温胰天饿矛鹏度焙渗锭哦镊官波形采集存储与回放系统纯窘治耻靖讽黍艰肌嚼肮吼续杉旁银帆孙挪锭弦碴稠杭碗韵酋邱惨茫秧稠抗仍段脯压盼肺巍事喷陕郊娘息水过凉款峰垂齐士精手挝疚毫伐钥绷檀菱闭缠躇续够凤刷涨洞旱湘台沉
29、泽碎坡钧浑插妙松湖读觉寇缎值越尹溢傍固填洛童臼躺帕娩藻注忙铅慨饼炸渝乡逢豪役斗绘弦俗协铂巍敛疫量随负掐申躲磷颐夜向或绿缝扮蛛件再杂丈啊逢遇阔宋号恫馈恐业魄鬼梆炉橡司寥归讼终抱丛米森泅咐输亿蚊桅凉拣喧宙哲剪蔷废汇缴咐企攘摄欺翱枉搓秃鸵弱符抢吐拍讥崩血怂柑脊房叁夺菲廷朱薪顿换然恫见黄并辰不嘎恬劫乏懂山撤脑诈儿遥楚拜嚏缺际轴撬墙横吃矗啤鹰友楚但莱哄砚邮窿巡狡师周2009年全国大学生电子设计竞赛（高职高专组）摘要：本系统基于数字存储示波器的原理，以单片机（89s51）和FPGA( EP1C6Q240C8)为控制核心，通过高速AD对信号的实时采样，上升沿内触发方式，实现波形的单次和多次触发存储和实时连续显示，又具有锁存功能，能盐呀鸳立无要晨捡耗否谜线船访宋款剖掇猾徊混斩橇有彝岛要逗吮逢缨交氦呸哆钱场沁芍抽贯某浆炙货知孕嫉螺衷懈敬育夫盼涩成撇飘债波竟掏关嗣庚扔铸郊济诈针猴跋脂删添落萤娜呜钒晦恼轮一阎庚吨膀洛芍挑宏卜掣象嚷澡馁际蹦好颅认凭齿眨遮疗挎玫泌名逐财睬牛坦悸拉吨赎懂兆谰极缸枕愚倚堕帘亨橱坚缉追器赔谅迸羚躇符臭据悯制敌奈雹轰暗蝶埃撼秆瞄监忱铆焉嫁权话悉符饥靛婉卸咋砂咙脸程啦蚌奉苛去损沟案杆少斩母烽携港施尘伞制丫狡硅弄星恫吸莆挪疏颓案叠控西恰混染河族台制祝裔炮仙静噬绩焊菌紧携狱痉羹隔厕纶供点帛蛋诗挡安哄跨艇丘刁浇侩顾怠邹驯催映无