第五章 存储器及其接口技术.pdf

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1、计算机原理与应用 计算机原理与应用 第五章第五章 存储器及其接口技术存储器及其接口技术 李海李海 北京理工大学北京理工大学 信息与电子学院信息与电子学院 第五章 存储器及其接口技术 5.1 存储器概述 5.2 存储器主要性能指标 5.3 只读存储器 5.4 随机读写存储器 5.5 微型机系统的存储器体系结构 5.6 存储器应用设计存储器应用设计 5.1 存储器概述 微型机存储器分类： 按在系统中位置：内部存储器、外部存储器； 按制造工艺：双极型、MOS、铁电； 易失性：非易失性、易失性； 可读写性：只读存储器(ROM)、可读写存储器； 读写顺序：顺序读写存储器、随机存储器(RAM)； 动态/

2、静态，异步/同步，串行/并行 半导体存储器行列结构 5.2 存储器主要性能指标 1 存储容量 (memory size) 存储容量是指存储器芯片中所包含的存储单元（Memory cell） 数。半导体存储单元通常以字节为单位，人们通常说的存储 单元都是指的字节单元。 2 速度/存取时间 (Access time) 存取时间是存储器的最重要的性能指标，是读写存储器中某 一存储单元所需时间，一般指存储器接收到稳定地址信号到 完成操作的时间。 存储器主要性能指标 3 易失性 (volatile) 断电后存储内容是否丢失。 volatile; nonvolatile 4 只读性 (read only)

3、 ROM read only memory; RAM random access memory; 5 功耗 (power) 5.3 只读存储器 掩膜ROM: mask programmed ROM; 可编程ROM: Programmable ROM, PROM; 可擦除的PROM: Erasable PROM, EPROM; 电擦除的PROM: Electrically Erasable PROM, E2PROM/EEPROM; 闪烁存储器FLASH, NOR flash/NAND flash; 串行EEPROM 只读存储器ROM 掩膜ROM: mask programmed ROM 厂商根据

4、用户数据刻录固定数据到ROM中；无法修改。 可编程ROM: Programmable ROM, PROM 用户按需要一次性写入数据，无法反复修改。 可重复擦写的只读存储器EPROM EPROM信息的存储是通过电荷分布来决定的，编程过程就是 电荷注入的过程，编程结束后撤除电源，但由于绝缘层包围， 注入的电荷无法泄漏，存储信息不会丢失。 擦除信息时，利用紫外线照射芯片上方的石英玻璃窗口，浮 栅中的电荷会形成光电流泄漏， ，内部的电荷分布被破坏， 使电路恢复为初始状态。 EPROM INTEL公司的EPROM 2716，2732，27128，27256，27512，它们的存储容量 分别为2K、4K、

5、16K、32K、64K，Byte； 它们之间的管脚排列有一定兼容性。 尽管这些芯片的容量不同但其工作原理及读写方式基本相 同，下面以INTEL27128为例，介绍EPROM的主要特性。 EPROM-27128 EPROM EPROM: read EPROM: program EEPROM 电擦除编程只读存储器E2PROM E2PROM的工作原理与EPROM类似，它是 在EPROM基础上改进而形成一种新技术产 品。 E2PROM的擦除不需要专用的擦除器，擦除 和编程均可以在线完成。 E2PROM 以INTEL2816为例说明E2PROM的基本特点和应用 方法。 2816的基本特点 2816是容量

6、为2K8bit的电擦除PROM，它的管 脚排列与EPROM2716一致。 2816的存储时间为250ns, 可以按字节为单位进 行擦除和编程，擦除和编程只用CE#、OE#两个 信号来控制，一个字节的擦除时间为10ms，整片 擦除时间也是10ms，擦除和编程均在线进行。 E2PROM: 2816 E2PROM: 2816 5.4 随机存取存储器RAM 静态RAM：Static RAM, SRAM 异步静态RAM: asynchronous SRAM 独立的时钟频率，读写受控于地址线与控制使 能信号。 同步静态RAM: synchronous SRAM 所有工作是时钟脉冲边沿开始，地址线、数据线、

7、 控制线均与时钟脉冲配合。 动态RAM：Dynamic RAM, DRAM 利用电容内存储电荷的多寡来代表一个二进制比特 （bit）是1还是0。由于在现实中电容会有漏电的 现象，因此电容经常周期性地充电，因此被称为 “动态”存储器。 5.4 随机存取存储器RAM DRAM的优势在于结构简单每一个比特的数 据都只需一个电容跟一个晶体管来处理，相比之 下在SRAM上一个比特通常需要六个晶体管。 SRAM是比DRAM更为昂贵，但更为快速、非常 低功耗（特别是在空闲状态）。SRAM比DRAM 的占用面积更大，因而不适合用于更高储存密度 低成本的应用，如PC内存。 SRAM集成于芯片内 作为微控制器的R

8、AM或者cache（通常从32 bytes 到128 kilobytes） 作为强大的微处理器的主cache，如x86系列与许 多其它CPU（从8 kB到几MB量级） 作为寄存器 5.4.1 SRAM 以双稳态触发器作为基本存储单元； 容量较小； 功耗较大； 控制简单，不需要刷新； 62256结构 SRAM 62256共有28条引脚，其中有: 15根地址线，可访问215=32768（32K）存储单元； 8根数据线以及两根电源线； 有三个控制引脚控制对存储器的读写。包括： CS#片选： 低有效，允许对存储器读写； R/W#读/写：读/写控制信号，高电平为读，低电平为写； OE#输出使能：在读存储

9、器周期中，OE为低电平允许输出 数据。 SRAM 静态存储器时序图 对设计者来说最感兴趣的是存储器参数时序图，因为 时序图描述存储器读写周期中的各控制信号产生的时 间。系统设计者关心地址总线、数据总线和存储器控 制信号之间的相互关系。 SRAM读周期时序图 SRAM写周期时序图 5.4.2动态随机存储器（DRAM） DRAM 是利用电容存储电荷的 原理来保存信息的，它将晶体 管结电容的充电状态和放电状 态分别作为 1和 0；最简单的 DRAM 单元只需 1个管子构成， 这使 DRAM器件的芯片容量很 高，而且功耗低； 由于电容会逐渐放电，所以对 DRAM 必须不断进行读出和再 写入，以使泄放的

10、电荷得到补 充，也就是进行刷新。一次刷 新过程实际上就是对存储器进 行一次读取、放大和再写入， 由于不需要信息传输，所以， 这个过程很快。 row select bit DRAM 本身一般带有 片内刷新电路。 1977: DRAM 比CPU更快 从1980年代开始, CPU超过DRAM DRAM结构 DRAM 的刷新 刷新的方法有多种，常用的是“只有行地址 有效”的方法。刷新时，存储体的列地址无 效，一次选中存储体中的一行进行刷新。 具体执行时，每当一个行地址信号RAS有效 选中某一行时，该行的所有存储单元都分别 和读出放大电路接通，在定时时钟作用下， 读出放大电路分别对该行存储单元进行一次

11、读出、放大和重写，即进行刷新； 只要在刷新时限 2ms中对 DRAM 系统进行 逐行选中，就可实现全面刷新。 DRAM 控制器 为了实现刷新，DRAM 控制器具有如下功能： 时序功能 DRAM 控制器需要按固定的时序提供行 地址选通信号RAS，为此，用一个计数器产生刷新 地址，同时用一个刷新定时器产生刷新请求信号， 以此启动一个刷新周期，刷新地址和刷新请求信号 联合产生行地址选通信号RAS，每刷新一行，又产 生下一个行地址选通信号。 地址处理功能 DRAM 控制器一方面要在刷新周期 中顺序提供行地址，以保证在2ms中使所有的 DRAM 单元都被刷新一次，另一方面，要用一个多 路开关对地址进行切

12、换，因为正常读写时，行地址 和列地址来自地址总线，刷新时只有来自刷新地址 计数器的行地址而没有列地址，总线地址则被封锁。 DRAM 控制器 仲裁功能 当来自 CPU 对内存的正常读写请求和来 自刷新电路的刷新请求同时出现时，仲裁电路要作 出仲裁，原则上，CPU 的读写请求优先于刷新请求。 内部的“读写和刷新的仲裁和切换”电路一方面会 实现仲裁功能，另一方面完成总线地址和刷新地址 之间的切换。 DRAM举例：MT48LC4M32 MT48LC4M32 MT48LC4M32 初始化：Initialization 在正常操作之前进行； 通过LOAD MODE REGISTER command对模式寄

13、 存器（Mode Register）编程； MT48LC4M32 命令：Commands SDRAM 时序(Single Data Rate) Micron 128M-bit dram (using 2Meg16bit4bank ver) Row (12 bits), bank (2 bits), column (9 bits) RAS (New Bank) CAS Precharge x Burst READ CAS Latency 37 Double-Data Rate (DDR2) DRAM Micron, 256Mb DDR2 SDRAM datasheet Row Column Pr

14、echarge Row Data 200MHz Clock 400Mb/s Data Rate 38 DDR vs DDR2 vs DDR3 vs DDR4 基本原理相同，主要提高的是 接口速率 延迟方面没有什么提高 CAS会增加 内部传输需要增加带宽 DDR4 (2016年可能会普及) Samsung, 目前达到：17Gb/s 数据发送率： 2133MT/s4266MT/s 39 DRAM 功耗 40 5.5 微型机系统的存储器体系结构 层次化总体结构：把各种不同速度、不同容量、不 同存储技术的存储设备分为几层，通过硬件和管理 软件组成一个既有足够大的存储空间，又能满足存 取速度要求而且价格

15、适中的整体。 内部寄存器组Cache内部存储器辅助存储器 内存的分区结构内存分为 基本内存：00000H9FFFFH，640KB，DOS系统； 高端内存：A0000HFFFFFH，384KB，系统ROM、 缓冲区； 扩充内存：CPU直接寻址范围之外的物理存储器，通过 扩充内存管理软件EMM来管理，将其映射到高端内存中； 扩展内存：1MB以上可直接访问的物理存储器； 16位微机系统的内存组织 8086有20根地址线，寻址1MB存储空间00000H FFFFFH； 由两个512KB的存储器组成： 奇地址存储器（高字节存储器），与数据总线高 8位相连； 偶地址存储器（低字节存储器），与数据总线低 8

16、位相连； 两个存储器均和地址线A19A1连接； 16位 CPU 对存储器访问时，分为按字节访问和按 字访问两种方式。按字节访问时，可只访问奇地址 存储体，也可只访问偶地址存储体。 16位微机系统的内存组织 BHE#作为片选信号连接奇地址存储器，A0 则作为 另一个片选信号连接偶地址存储器。 16位微机系统的内存组织 按字访问时，有对准状态和非对准状态。 在对准状态，1 个字的低 8 位在偶地址体中，高 8位在 奇地址体中，这种状态下，当 A0 和BHE均为 0时，用 1 个总线周期即可通过D15 D0 完成 16位的字传输。 在非对准状态，1个字的低 8位在奇地址体中，高 8位在 偶地址体中，

17、此时，CPU 会自动用两个总线周期完成 16位的字传输，第一个总线周期访问奇地址体，在 D15 D8 传输低 8位数据，第二个总线周期访问偶地址体 ，在 D7 D0传输高 8位数据。 非对准状态是由于提供的对字访问的地址为奇地址 造成的。在字访问时，CPU把指令提供的地址作为 字的起始地址，为了避免这种非对准状态造成的周 期浪费，程序员编程时，应尽量用偶地址进行字访 问。 32位微机系统的内存组织 32位微机系统的内存组织体系是在 16位微机系统 基础上扩展来的。32位地址总线可寻址 4GB 的物 理地址空间，地址范围为 0 FFFFFFFFH； 分为 4个存储体，每个为 1GB，4个存储体均

18、与 32 位数据总线相连，也均与地址线 A31 A2 相连； 字节允许信号BE3BE0则作为体选信号分别连接 1个存储体，当某个字节允许信号为有效电平时， 便选中对应的存储体； 4个存储体可以组成双字。双字中 4 个字节分别对 应 4 个字节允许信号，32 位存储器要满足对 8位、 16 位、32 位各种不同规格的数据的访问。 32位微机系统的内存组织 32位微机系统的内存组织 32位微机系统的内存组织 在 D23 D16或 D31 D24上进行 8位传输时，分 别在 D7 D0 或 D158 上传输同样数据，而在 D31 D16上进行 16位传输时，在 D150 上也传 输同样数据。 地址

19、A31 A2 选择双字的起始地址，此地址应该 是 4的倍数即 0、4、8、FFFFFFFCH。 和 16位系统中类似，32 位系统中在对存储器访问 时也有对准状态和非对准状态。如果用奇地址进行 字访问或双字访问，或者用不是 4的倍数的地址进 行双字访问，就会出现非对准状态，这时需要用 2 个总线周期完成字传输或双字传输。 5.6 存储器应用设计 存储容量与总线宽度扩展； 片选信号和地址的产生机制； 高速CPU和低速存储器之间的速度匹配问 题； CPU总线的负载能力问题是否需要加 总线驱动器； 参考教材5.4、6.2相关内容。 存储器的组合与扩充 （1）存储宽度扩展； （2）存储深度扩充； （3

20、）16位和32位微机系统的内存组织 涉及地址线地址线、数据线数据线和控制线控制线的连接。 存储宽度扩展:位扩展 用多块存储器芯片重叠使用。并成 一个字节或字长的存储体。 数据线按位排列数据线按位排列，存放数据的某个 对应位，并行连接到CPU的数据线 上。 组内每片的地址线、控制线并在一地址线、控制线并在一 起起，再与CPU的相应信号线连接。 存储深度扩充: 字扩展 又称为地址扩充 CPU地址的低位直接 连到芯片的地址总线上 CPU地址的高位进行 译码，应用其译码输出 线产生片选信号 地址译码 在微处理系统，存储器常常由多片组成，为了访问 其中一个存储器，需要对系统中的高位地址进行译 码产生片选

21、信号，使选中的存储器可输出信号。 当某个存储器芯片的片选为无效电平时，它内部数 据总线驱动器被关断，不会向数据总线输出数据。 也适用于IO端口的片选。 常用的译码方法 线选法 全译码法 部分译码法 混合译码法 两个1K8存储器与16位地址相连 假定CS是地址线A10A15的函数，即 CS1= f1 (A15 ,A14 ,A 13 ,A 12 ,A 11 ,A10), CS2= f2 (A15 ,A14 ,A 13 ,A 12 ,A 11 ,A 10) 假定f1 、f2函数的约束条件是由A15,A14 A10所 产生的结果不允许CS1 和CS2 同时为低电平，这样 可以防止M1和M2之间的竞争，

22、使系统存储器映象中 包括两块独立1KB存储器。 地址译码 （1）线选法 直接用地址线作为片选信号，不需要片选译码器， 利用片内地址之外的地址线选作为芯片的片选信 号； 用在存储容量小、存储芯片也较小的系统中； 缺点1：整个存储器的地址常常不连续； 缺点2：同一单元可对应不同的地址，形成地址 重叠； 线选法地址译码 存储器映象图 地址译码 （2）全地址译码 除去用作片内译码的低位地址后，把全部高位地址进 行译码来产生片选信号； 用在较大的系统中； 提供了对全部存储空间的寻址能力； 存储单元地址是唯一的、不存在地址重叠问题； 需要较多的译码逻辑。 地址译码 （3）部分地址译码 除去用作片内译码的低

23、位地址后，将高位地址的一部 分进行译码来产生片选信号； 它将存储器空间分成许多块，避免了部分译码不能充 分利用存储空间的缺点。这些存储器块有时候被称为 页； 应用举例：将具有64K存储空间分成16块，每块为4K 字节，这样只需利用A12A15四根高位地址线译码 产生16个译码控制信号。使用块地址译码的优点是某 一设备所占用的存储空间不超过一块； 地址译码的实现方法 （1）使用组合逻辑门电路实现地址译码 如与门、或门、与非门、或非门等； 使用灵活； （2）使用集成译码器实现地址译码 如74LS138译码器； 集成度高； 有些情况下需要两种方法组合使用。 常用的地址译码器74LS138 地址译码举

24、例 举例说明如何利用38译码器进行地址译码。 1. 假定是8位微处理器使用，地址总线为16位； 2. 微处理器的存储器系统具有8K字节的静态存储器， 地址空间为0000H1FFFH，使用4KB存储器芯片， 该存储器空间可以扩展至32KB； 3. 微处理器具有2K EPROM监控程序，地址为 F800HFFFFH； 4. 另外还要提供8个存储器映射输入/输出端口，每个 端口又包含64个字节，地址为E000HE1FFH。 上述系统的地址表 设设 备备 地址地址 范围范围 A 15 A 14 A 13 A 12 A 11 A 10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 RA M

25、1 0000- 0FFF 0 0 0 0 X X X X X X X X X X X X RA M2 1000- 1FFFF 0 0 0 1 X X X X X X X X X X X X RO M F000- F800 1 1 1 1 X X X X X X X X X X X X P1 E000- E03F 1 1 1 0 0 0 0 0 0 0 X X X X X X P1 E1C0- E1FF 1 1 1 0 0 0 0 1 1 1 X X X X X X 组合地址译码电路 教材例题讲解：8088和SRAM 6264连接 8088 CPU外部数据总线为8位，和N8位存储器芯 片(或芯片

26、组)相连时，数据总线一一对应相连即可。 教材例题讲解：8088和SRAM 6264连接 存储器编制 教材例题讲解：全地址译码（图5.33）32KB存储空间 用全部高位地址信号作为译码信号 A19 A18 A17 A16 A15 A14 A13 U1 0 0 0 0 0 0 0 U2 0 0 0 0 0 0 1 U3 0 0 0 0 0 1 0 U4 0 0 0 0 0 1 1 教材例题讲解：全地址译码（图5.33）8KB存储空间 译码部分连线图 6264 U1 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A B C G2B G2A G1 CE1 A14 A15 CE2 RAM RAM +5

27、V 6264 U2 CE1 CE2 +5V 6264 U3 CE1 CE2 6264 U4 CE1 CE2 +5V+5V A13 A16 M/IO A17 A18 A19 教材例题讲解：部分地址译码（图5.34） 用部分高位地址信号作为译码信号 A19 A18 A17 A16 A15 A14 A13 A12 A11 U1 X X X X X X X 0 0 U2 X X X X X X X 0 1 U3 X X X X X X X 1 0 U4 X X X X X X X 1 1 教材例题讲解：部分地址译码（图5.34） 译码部分连线图 6116 U1 1Y0 1Y1 1Y2 1Y3 1B 1

28、A 1E CS A11 A12 RAM RAM 6116 U2 CS 6116 U3 CS 6116 U4 CS M/IO 教材例题讲解：16KRAM和16KROM（图5.35） 程序从FFFF0开始执行，所以ROM需要使用高端地址 A19 A18 A17 A16 A15 A14 A13 U1 1 1 1 1 0 1 0 U2 1 1 1 1 0 1 1 U3 1 1 1 1 1 1 0 U4 1 1 1 1 1 1 1 教材例题讲解：16KRAM和16KROM（图5.35） 译码部分连线图 6264 U1 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A B C G2B G2A G1 CE

29、1 A14 A15 CE2 RAM RAM +5V 6264 U2 CE1 CE2 +5V 2764 U3 CE1 CE2 2764 U4 CE1 CE2 +5V+5V A13 A16 M/IO A17 A18 A19 RAM RAM ROM ROM ROM ROM 教材例题讲解：256KRAM和256KROM（图5.36） 程序从FFFF0开始执行，所以ROM需要使用高端地址 可以使用C0000HFFFFFH 中断向量表在低端，所以RAM要在低端地址 可以使用00000H3FFFFH 芯片27256和62256都是32K8位的，所以地址线可 以直接连到地址总线的A14A0。 要构成256KR

30、AM和256KROM，各需要8片 教材例题讲解：256KRAM和256KROM（图5.36） 全译码需要采用二级译码。 可以将内存分为4页，每页空间的容量为256KB。 地址空间表 页号页号 139输出输出 地址范围地址范围 0 /1Y0 00000H3FFFFH 1 /1Y1 40000H7FFFFH 2 /1Y2 80000HBFFFFH 3 /1Y3 C0000HFFFFFH CE WE OE D0D7 A0A14 CE WE OE D0D7 A0A14 CE WE OE D0D7 A0A14 CE WE OE D0D7 A0A14 CE WE OE D0D7 A0A14 CE WE O

31、E D0D7 A0A14 CE WE OE D0D7 A0A14 CE WE OE D0D7 A14A0 CE WE OE D0D7 A0A14 CE WE OE D0D7 A0A14 CE WE OE D0D7 A0A14 CE WE OE D0D7 A0A14 CE WE OE D0D7 A0A14 CE WE OE D0D7 A0A14 CE WE OE D0D7 A0A14 CE OE D0D7 A14A0 “ 1” “1” “1” “0” 0 1 2 3 4 5 6 7 Y Y Y Y Y Y Y Y 2 2 1 G A G B G C B A 0 1 2 3 Y Y Y Y 1E

32、B A “ 1” “1” “1” “0” 0 1 2 3 4 5 6 7 Y Y Y Y Y Y Y Y 2 2 1 G A G B G C B A +5V D0D7 A14A0 A19 A18 A17 A16 A15 0/IM WR RD 00000H3FFFFH C0000HFFFFFH IO/M 16位CPU 8086与存储器设计 8086CPU有16位数据线，存储芯片数据线8位高 8位 、 低8位存储体 80486CPU有32位数据线4个8位的存储体 486四个存储体的选择信号：BE0 BE3 Pentium有8个存储体的体选信号： BE0BE7 BHEBHE A A0 0 存储器的分

33、体结构 A19A1 A0 BHE 图 3.26 8086 存储器连接 SEL A18A0 高位(奇地址) 512K8 D7D0 SEL A18A0 低位(偶地址) 512K8 D7D0 AD15AD8 AD7AD0 例5.3 用6116组成8K RAM A19 A18 A17 A16 A15 A14 A13 A12 A0 U11 0 0 0 0 0 0 0 0 0 U12 0 0 0 0 0 0 0 0 1 U21 0 0 0 0 0 0 0 1 0 U22 0 0 0 0 0 0 0 1 1 偶存储体偶存储体 例5.4 用6116和2716组成8K RAM和8K ROM A19 A18 A1

34、7 A16 A15 A14 A13 A12 A0 U1 1 1 1 1 1 0 0 0 0 U2 1 1 1 1 1 0 0 0 1 U3 1 1 1 1 1 0 0 1 0 U4 1 1 1 1 1 0 0 1 1 U5 1 1 1 1 1 1 1 0 0 U6 1 1 1 1 1 1 1 0 1 U7 1 1 1 1 1 1 1 1 0 U8 1 1 1 1 1 1 1 1 1 习题与作业 1，设计一个，设计一个8086系统，包括两片系统，包括两片ROM（27128），两片），两片 RAM(6264)，三个，三个I/O口，其具体地址分配如下：口，其具体地址分配如下： F0000HFFFFF

35、H ROM 20000H27FFFH RAM 200H207H PORT1 208H20FH PORT2 210H217H PORT3 请画出该系统的地址译码图。请画出该系统的地址译码图。 2，设某微机系统使用，设某微机系统使用INTEL8086 CPU，其数据总线为，其数据总线为 16位，地址总线为位，地址总线为20位，控制总线有位，控制总线有M/IO#，读信号，读信号 RD#、写信号、写信号WR#，均为低有效，请设计地址子空间，均为低有效，请设计地址子空间， 使用使用4片片62128（16KB）作）作RAM，地址分配在，地址分配在50000H 5FFFFH。画出存储器系统的结构框图，画出存储器片选。画出存储器系统的结构框图，画出存储器片选 地址译码图，用文字解释其原理。地址译码图，用文字解释其原理。