第四章 微机原理.pdf

《第四章 微机原理.pdf》由会员分享，可在线阅读，更多相关《第四章 微机原理.pdf（81页珍藏版）》请在三一文库上搜索。

1、第第4章 存储器和高速缓存技术章 存储器和高速缓存技术 本章重点本章重点 : 主存的构成与工作过程 主存芯片的结构 主存芯片组成微机主存储器技术 主存储器宽度扩充和字节扩充 微型机中存储器的层次化结构 32位微型机系统中的内存组织 4-1 存储系统概述存储系统概述 一 存储器的功能与分类 存放待执行的指令系列(程序),数据(原始数据,结果等) 用途：用途：存储器系统是计算机中用于存储器系统是计算机中用于 存储程序和数据存储程序和数据的部件，很重要。的部件，很重要。 分类: RAM,ROM ; 半导体存储器,磁表面存储器,光存储器. 对对存储器系统存储器系统要求是：要求是： 尽可能快的读写速度尽

2、可能快的读写速度 尽可能大的存储容量尽可能大的存储容量 尽可能低的费用成本尽可能低的费用成本 怎样才能更好地实现这些要求呢？ ?内存储器 用于保存机器正在处理的指 令和数据，由半导体材料 制成 ?外存储器 记录信息的装置 CPU CACHE 主存（内存）主存（内存） 辅存（外存）辅存（外存） 二 存储系统的层次结构 1.内部存储器，简称为内存或主存 快速存取，容量受限制；由半导体存储器构成 2.外部存储器，简称为外存 容量大， 速度慢 ，主要有：磁表面存储器,光存储器 选择存储器件的考虑因素选择存储器件的考虑因素 易失性 只读性 存储容量 速度 功耗 半导体 存储器 半导体 存储器 只读存储器

3、 （ 只读存储器 （ROM） 随机存取存储器 （ 随机存取存储器 （RAM） 静态静态RAM（SRAM） 动态 ） 动态RAM（DRAM） 非易失 ） 非易失RAM（NVRAM） 掩膜式掩膜式ROM 一次性可编程一次性可编程ROM（PROM） 紫外线擦除可编程 ） 紫外线擦除可编程ROM（EPROM） 电擦除可编程 ） 电擦除可编程ROM（EEPROM） 三半导体存储器的分类半导体存储器的分类 ?掩膜ROM：信息制作在芯片中，不可更改 ?PROM：允许一次编程，此后不可更改 ?EPROM：用紫外光擦除，擦除后可编程；并 允许用户多次擦除和编程 ?EEPROM（E2PROM）：采用加电方法在线进

4、 行擦除和编程，也可多次擦写 ?Flash Memory（闪存）：能够快速擦写的 EEPROM，但只能按块（Block）擦除 四 随机存取存储器四 随机存取存储器RAM 主要特点: 既可读又可写 分类： RAM按其结构和工作原理分为： 静态RAM即SRAM 动态RAM即DRAM 1. SRAM 速度快、不需要刷新、片容量低、功耗大 2. DRAM 片容量高、需要刷新 (1) DRAM器件器件 原理原理 (2) DRAM的刷新和的刷新和DRAM控制器控制器 刷新的方法 DRAM控制器功能： 时序功能 、 地址处理功能 仲裁功能 DRAM控制器的原理图控制器的原理图 五 只读存储器五 只读存储器R

5、OM ROM的特点：的特点：只许读出、 不许写入 ROM器件的优点 ：器件的优点 ：结构简单，所以位密度高。具 有非易失性，所以可靠性高 ROM的分类：的分类： 根据信息的设置方法，根据信息的设置方法，ROM分为分为5种 ：种 ： 掩膜型ROM （MOS型、双极型 ） 可编程只读存储器PROM 可擦除可编程只读存储器EPROM 可用电擦除的可编程只读存储器E2PROM 六闪烁存储器六闪烁存储器 闪烁存储器的特点：闪烁存储器的特点： 非易失性、可靠性、高速度、大容量、擦写灵 活性 闪烁存储器的分类：闪烁存储器的分类： 按擦除和使用的方式，闪烁存储器有三种类型：按擦除和使用的方式，闪烁存储器有三种

6、类型： 整体型、 块结构型、带自举块型 闪烁存储器的命令：闪烁存储器的命令： 读命令 读标识码命令 准备擦除和擦除命令 验证擦除的命令 准备编程、编程以及编程验证命令 复位命令 4-2. 主存储器 一 概述一 概述 是计算机中存储正处在运行中的程序和数 据 (或其部分) 的部件. 是计算机中存储正处在运行中的程序和数 据 (或其部分) 的部件. 通过地址数据控制 三类总线与其它部件 连通, 地址总线的位数决定了可寻址的最大 主存空间, 数据总线的位数与工作频率正比 于最高数据入出量. 控制总线指出总线周期 的类型和入出完成的时刻 通过地址数据控制 三类总线与其它部件 连通, 地址总线的位数决定

7、了可寻址的最大 主存空间, 数据总线的位数与工作频率正比 于最高数据入出量. 控制总线指出总线周期 的类型和入出完成的时刻 二二 CPU与主存储器（内存）关系与主存储器（内存）关系 CPU通过总线实现对内存的访问. 地 址 寄 存 地 址 寄 存 地 址 译 码 存储体 地 址 译 码 存储体 控制电路控制电路 AB 数 据 寄 存 数 据 寄 存 读 写 电 路 读 写 电 路DB OE WE CS 四 主存芯片的基本结构四 主存芯片的基本结构 主存芯片的主存芯片的双译码结构双译码结构 32行行32列组成的矩阵和外部的连接列组成的矩阵和外部的连接 : 存储体 ?存储器芯片的主要部分，用来存储

8、信息 地址译码电路 ?根据输入的地址编码来选中芯片内某个特 定的存储单元 片选和读写控制逻辑 ?选中存储芯片，控制读写操作 存储体 ?存储器芯片的主要部分，用来存储信息 地址译码电路 ?根据输入的地址编码来选中芯片内某个特 定的存储单元 片选和读写控制逻辑 ?选中存储芯片，控制读写操作 行译 码 行译 码 A2 A1 A0 7 1 0 列译码列译码 A3A4A5 017 64个单元个单元 双译码 五 双译码结构五 双译码结构 ?SRAM的基本存储位元是触发器电路 ?每个基本存储位元存储二进制数一位 ?许多个基本存储单元形成行列存储矩阵 ?： SRAM一般 ?每个存储单元可存放多位（1、4、8、

9、16等） ?每个存储单元具有一个地址 SRAM 2114 SRAM 6264 六 SRAM芯片 实例 2114 18个引脚： ?10根地址线A9A0 ?4根数据线I/O4I/O1 ?片选CS* ?读写WE* ?存储容量为1K4 1 2 3 4 5 6 7 8 9 18 17 16 15 14 13 12 11 10 Vcc A7 A8 A9 I/O1 I/O2 I/O3 I/O4 WE* A6 A5 A4 A3 A0 A1 A2 CS* GND 1 2 3 4 5 6 7 8 9 10 11 12 1 2 3 4 5 6 7 8 9 10 11 12 13 1415 16 17 18 19 2

10、0 21 22 23 24 25 26 27 28A14 A12 A7 A6 A5 A4 A3 A2 A1 A0 D0 D1 D2 GNDD3 D4 D5 D6 D7 CS A10 OE A11 A9 A8 A13 WE Vcc 13 1415 16 17 18 19 20 21 22 23 24 25 26 27 28A14 A12 A7 A6 A5 A4 A3 A2 A1 A0 D0 D1 D2 GNDD3 D4 D5 D6 D7 CS A10 OE A11 A9 A8 A13 WE Vcc 62256引脚图62256引脚图 A14 A13 A12 A11 A10 A9 A8 A7 A6

11、A5 A4 A3 A2 A1 A0OECSWE A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0OECSWE D7 D6 D5 D4 D3 D2 D1 D0 62256逻辑图 D7 D6 D5 D4 D3 D2 D1 D0 62256逻辑图 1. 存储芯片的存储芯片的数据线数据线 2. 存储芯片的存储芯片的地址线地址线 3. 存储芯片的存储芯片的片选端片选端 4. 存储芯片的存储芯片的读写控制线读写控制线 ?片选端CS*或CE* ?有效时，可以对该芯片进行读写操作 ?输出OE* ?控制读操作。有效时，芯片内数据输出 ?该控制端对应系统的读控制线

12、 ?写WE* ?控制写操作。有效时，数据进入芯片中 ?该控制端对应系统的写控制线 七七 SRAM 芯片的信号芯片的信号 八八 SRAM芯片与芯片与CPU（总线）的连接（总线）的连接 ?若芯片的数据线正好8根： ?一次可从芯片中访问到8位数据 ?全部数据线与系统的8位数据总线相连 ?若芯片的数据线不足8根： ?一次不能从一个芯片中访问到8位数据 ?利用多个芯片扩充数据位 ?这个扩充方式简称“位扩充” 8 0 8 8 8 0 8 8 总 线 总 线 A19-A0 A15-A0 MEMR、MEMW IOR、IOW 、AEN 存储器存储器 输入输入/输出输出 RD、WR ?芯片的地址线通常应全部与系统

13、的低位地址 总线相连 ?寻址时，这部分地址的译码是在存储芯片内 完成的，我们称为“片内译码” 片选地址片内地址片选地址片内地址 高位地址低位地址高位地址低位地址 内存地址内存地址 片首地址片首地址 A19A12A0 A19A12A0 0 0 0 0 0 0 0 0 0 0 0 0 0X X X X X X X X X X X X X X 1 1 1 1 1 1 1 1 1 1 1 1 1片尾地址片尾地址 例： 6264芯片的编址。 6264为8 K8 的SRAM 芯片 ?芯片OE*与系统的读命令线相连 当芯片被选中、且读命令有效时， 存储芯片将开放并驱动数据到总线 ?芯片WE*与系统的写命令线

14、相连 当芯片被选中、且写命令有效时， 允许总线数据写入存储芯片 D0D7 A0 A12 WE OE CS1 CS2 A0 A12 MEMW MEMR 译码译码 电路电路 高位地 址信号 高位地 址信号 D0D7 SRAM 62648088总线总线 +5V SRAM 6264 构成8 K的主存 九九 SRAM 芯片构成主存储器芯片构成主存储器 1 位的扩展 2 字的扩展 3 字、位的扩展 （数据宽度的扩充 字节数的扩充） 1 位的扩展位的扩展（64K1 的芯片组成的芯片组成64K的主存的主存） 扩充存储器的数据宽度 扩充存储器的字节容量 (构成64K8的主存） 2 字的扩展字的扩展 (8K8的芯

15、片组成的芯片组成32K的主存）的主存） 3 字、位的扩展字、位的扩展（8K4芯片构成芯片构成16K的内存）的内存） ?译码：将某个特定的“编码输入”翻译为唯一 “有效输出”的过程 ?译码电路可以使用门电路组合逻辑 ?译码电路更多的是采用集成译码器 ?常用的2:4译码器： 74LS139 ?常用的3:8译码器： 74LS138 ?常用的4:16译码器：74LS154 十 译码十 译码 存储器芯片片选信号的构成方法 ：存储器芯片片选信号的构成方法 ： 全译码法 适用于组合容量较大的存储器 结构复杂 部分译码法 线译码法 适用于容量较小的存储器 结构简单 1C000H 1DFFFH 全0 全1 0

16、0 0 1 1 1 0 0 0 0 1 1 1 0 地址范围A12 A0A19A18A17A16A15A14 A13 0 0 1 1 1 0 0 0 0 0 0 1 1 1 0 0 1 1 高位地址高位地址 A19 A12A0 1 0 0 1 1 1 0 0 0 0 0 0 1 1 1 0 0 1 1 高位地址高位地址 A19 A12A0 例： 将例： 将SRAM 6264芯片与系统连接，使其地址范围 为： 芯片与系统连接，使其地址范围 为：38000H39FFFH。 使用使用74LS138译码器构成译码电路。译码器构成译码电路。 由题知地址范围：由题知地址范围： D0D7 A0 A12 WE

17、 OE CS1 CS2 A0 A12 MEMW MEMR D0D7 A19 G1 G2A G2B C B A Cache与主存之间的数据交互以块为单位) 映射关系，地 址变换过程， 替换策略。 提高命中率 映射关系，地 址变换过程， 替换策略。 提高命中率 四四 Cache的组织方式的组织方式 （1）按照主存和Cache之间的映像关系， Cache有三种组织方式。即： 全相联方式 直接映像方式 组相联方式 （2）三种组织方式的优缺点 九九 Cache的三种组织方式 示意图的三种组织方式 示意图 十 全相联十 全相联Cache的例子的例子 十一直接映像十一直接映像Cache的例子的例子 十二 组

18、相联十二 组相联Cache的例子的例子 十三十三Cache的数据更新方法 两类一致性问题： 的数据更新方法 两类一致性问题： 1.数据丢失问题数据丢失问题 解决方法：解决方法： 通写式(write through) 缓冲通写式(buffered write through) 回写式(write back) CPU 辅助硬件 Cache 主存 2.数据过时问题数据过时问题 解决方法： 总线监视法 硬件监视法 划出不可高速缓存存储区法 Cache清除法 十四十四 Cache控制器控制器82385 Cache控制器82385的管理体现于以下几方 面： Cache和主存的映像关系处理 未命中Cache时的处理 Cache的数据更新 1. 82385控制的直接映像方式控制的直接映像方式Cache系统系统 直接映像方式下直接映像方式下82385从从Cache中选中选1个区块个区块 2. 82385控制的双路组相联方式控制的双路组相联方式Cache子系统子系统 双路组相联方式下，双路组相联方式下，82385从从Cache中选个区块中选个区块