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1、1,第4章 8086/8088的总线 与时序,2,主要内容,8086微处理器的组成、引脚功能； 8086的CPU系统； 8086的时序。,3,4.1 8086微处理器,主要内容： 指令流水线 8086外部引线及功能； 8086的工作时序。,4,8086的硬件特性（补充）,16位微处理器，CMOS型，40引脚DIP封装 16位数据总线，20位地址总线 功耗：5V，360mA（低功耗型80C86仅需10mA） 输入特性：输入电流0.01mA 逻辑0：0.8V 逻辑1：2.0V 输出特性： 逻辑0：0.45V，最大2.0mA 逻辑1：2.4V，最大-0.4mA 输出引脚负载能力： 74HC、74AL
2、S、74AS、74F负载10个 74LS负载5个 74、74S负载1个,5,一、指令流水线,取指令,指令译码,取操作数,执行指令,存放结果,CPU执行一条指令的过程类似于工厂生产流水线，被分 解为多个小的步骤，称为指令流水线。,原料,调度分配,生产线,成品,仓库,出厂,数据和程序指令,控制器的调度分配,ALU等 功能部件,处理后的数据,存储器,输出,6,指令流水线,指令流水线有两种运作方式： 串行方式： 取指令和执行指令在不同的时刻按顺序执行。 并行方式： 取指令和执行指令可同时执行，需要有能并行工作的硬件的支持。,7,串行工作方式,8086以前的CPU采用串行工作方式,取指令1,执行1,取指
3、令2,执行2,CPU,BUS,忙 碌,忙 碌,取指令3,执行3,忙 碌,空闲,空闲,空闲,t1,t0,t2,t3,t4,t5,6个周期执行了3条指令,8,并行工作方式,8086CPU采用并行工作方式,取指令1,取指令2,取指令3,取指令4,执行1,执行2,执行3,BUS,执行4,CPU,t1,t0,t2,t3,t4,t5,取指令5,执行5,6个周期执行了5条指令,9,并行操作的前提,取指令部件和指令执行部件要能够并行工作； 各部件执行时间基本相同，否则需再细分； 取指令部件取出的指令要能暂存在CPU内部某个地方； 指令执行部件在需要时总能立即获得暂存的指令； 需要解决转移指令问题。,10,*超
4、级流水线和超标量结构,超级流水线 指令的执行步骤分得更细，流水线长度更长 例如，PIII为14个阶段，P4为20个阶段 有利于提高主频 转移分支时的效率？ 解决：分支预测、推测执行 超标量结构 对流水线中的关键“岗位”设置多个相同的执行单元多个工人完成一道工序 P4：倍频ALU2， FPU2（其中一个为并行FPU） Athlon XP：ALU6，并行FPU3组,11,8086 CPU的特点,采用并行流水线工作方式： 通过设置指令预取队列（IPQ）实现 对内存空间实行分段管理： 将内存分段并设置地址段寄存器，以实现对1MB空间的寻址。 支持多处理器系统：8087 FPU,执行部件,取指部件,12
5、,8086 CPU的两种工作模式,8086可工作于两种模式下，即： 最小模式和最大模式。 最小模式不支持8087。存储器和I/O控制信号全部由CPU产生。 最大模式支持8087。 CPU的部分信号线被用作8087的控制，因此需要由8288总线控制器来产生这些控制信号。,注：80286以后的CPU不再区分这两种工作模式。,13,最小模式下的连接示意图,8086 CPU, ,控制总线,数据总线,地址总线,地址 锁存器,数据总线 缓冲器,ALE,时钟发 生 器,8284A,地址/数据,8286（或74LS245）,8282（或74LS373）三片,Vcc,DEN,DT/R,14,最大模式下的连接示意
6、图,8088 CPU,数据总线,地址总线,地址 锁存器,数据总线缓冲器,时钟发 生 器,总 线 控制器,控制总线,8284A,8288,ALE,CLK,8282,8286,GND,15,8288总线控制器,最大模式下， 8288总线控制器产生某些CPU不再提供的控制信号。 8288产生的信号包括： 独立的I/O控制命令：IORC、IOWC 独立的存储器控制命令：MRDC、MWTC 中断响应信号和总线控制信号 以上三组信号取代了最小模式的： ALE、WR、IO/M、DT/R、DEN、INTA,16,8288总线控制器逻辑框图,控制 逻辑,命令 信号 产生器,控制 信号 产生器,状态 译码器,MC
7、E/PDEN: PIC主控级连 / IO设备数据输出控制信号 IOB=0时，PIC主控级连；否则，用于允许I/O总线收发器,17,二、8086CPU的引线及功能,18,19,二、8086CPU的引线及功能,引脚定义的方法可大致分为： 每个引脚只传送一种信息（如RD） 电平的高低代表不同的含义（如M/IO） 在不同模式下有不同的名称和定义（如WR/LOCK） 分时复用引脚（如AD15AD0） 引脚的输入、输出分别传送不同的信息（如RQ/GT0）,20,最小模式下的主要引线,MN/MX 工作模式控制 =0（接地）：工作于最大模式； =1（接Vcc）：工作于最小模式。,21,最小模式下的主要引线,地
8、址总线、数据总线： AD15AD0：三态 地址/数据复用引脚。ALE=1时作为地址线A16A0，ALE=0时作为数据线D16D0。 传送地址时为输出，传送数据时为双向。 A19-A16/S6-S3：输出，三态 地址/状态复用引脚。ALE=1时作为地址线A19A16，ALE=0时作为控制信号。,22,最小模式下的主要引线,控制信号： WR：输出，三态 写选通信号，表示CPU正在写数据到MEM或I/O设备。 RD：输出，三态 读信号，表示CPU正在从总线上读来自于MEM或I/O设备的数据。 M/IO：输出，三态 区分是读写存储器还是读写I/O端口（即地址总线上的地址是存储器地址还是I/O端口地址）
9、。,23,最小模式下的主要引线,DEN：输出，三态 数据总线允许信号。用来打开外部数据总线缓冲器。 DT/R：输出，三态 表明CPU正在传送还是接收数据，用来作为外部数据总线缓冲器的方向控制； ALE：输出 地址锁存允许信号，表示地址/数据总线上传输的是地址信号。,以上三个信号的用法见下页图,24,数据/地址分离电路(最小模式),8282或373,8086,BHE/S7,A19-A16 /S6-S3,AD15-AD0,OE,8286或245,OE,DIR,D15 - D0,DT/ R,ALE,STB,A19 - A0,BHE,地址总线,数据总线,DEN,CPU总线,系统总线,25,最小模式下的
10、主要引线,RESET：输入 复位信号，保持4个以上时钟周期的高电平时将引起CPU进入复位过程（IF清0，并从存储单元FFFF0H开始执行指令）； BHE/S7：输出 高8位数据总线允许。在读/写操作期间允许高8位数据总线D16D8有效（即读/写数据的高8位）。 READY：输入 准备就绪。用于与存储器或I/O接口的同步。 =0时CPU进入等待状态（插入1个或多个等待周期）。,26,READY引脚的作用,总线周期,T2,T1,T3,Twait,T4,标准总线周期,增加了等待状态的总线周期,若在T3周期上升沿检测到READY=0，将插入等待周期，插入的个数取决于READY何时变为1。,采样,27,
11、中断请求和响应信号,INTR：输入 可屏蔽中断请求输入端，CPU要检查IF状态 NMI：输入 非屏蔽中断请求输入端， CPU不检查IF状态 INTA：输出 中断响应信号，表示CPU已进入中断响应周期。 此信号常用来选通中断向量号。,28,总线保持信号,HOLD：输入 总线保持请求。用来直接存储器存取(DMA)。当CPU以外的其他设备要求占用总线以便访问存储器时，通过此引脚向CPU发出请求。 HOLD=1时，CPU停止执行指令，并将地址/数据总线和控制总线中的所有三态控制线置为高阻状态。 HLDA：输出 总线保持响应。CPU对HOLD信号的响应信号。指示CPU已进入保持状态。,29,其他信号,T
12、EST：输入 测试信号。执行WAIT指令时将测试此引脚的状态。 =0时，WAIT指令相当于空操作(NOP)。 =1时，WAIT指令将重复测试直到它变为0。 通常此引脚与8087算术协处理器相连。 CLK：输入 时钟引脚。为CPU提供基本的定时信号。 占空比必须为33(高1/3，低2/3)。,30,三、8086CPU的内部结构（第一章已讲述，回顾一下）,8086内部由两部分组成： 执行单元（EU） 总线接口单元（BIU）,结 构,31,执行单元,功能：执行指令，具体操作如下 从IPQ中取指令代码 译码 完成指定的操作 结果保存到目的操作数 运算特征保存在标志寄存器FLAGS（仅对影响标志的指令）
13、,32,总线接口单元,功能： 从内存中取指令到指令预取队列IPQ； 负责与内存或I/O接口之间的数据传送； 在执行转移指令时，BIU将清除IPQ，然后从转移的目的地址处开始取指令并重新填充IPQ。,33,8086结构特点小结,有EU和BIU两个独立的、同时运行的部件 二者通过IPQ构成一个两工位流水线 指令被EU和BIU按流水线方式处理： 提高了CPU的运行速度； 提高了CPU的执行效率； 降低了对存储器存取速度的要求。,34,4.3 8086的工作时序,工作时序分为很多小的时间片: 时钟周期 一个时钟脉冲所持续的时间。时钟周期越短，CPU执行速度越快。 总线周期 通过总线对存储器或I/O接口
14、进行一次访问所需要的时间。一般包括4个时钟周期。 在5MHz的工作频率时，一个标准总线周期为0.8s。,35,总线周期中各时钟周期的操作,T1周期 CPU向存储器或I/O发送地址 CPU向地址/数据分离器（地址锁存器）发送ALE信号 T2周期 给存储器或I/O发送写入的数据 测试READY引脚状态，以决定是否插入等待周期 发出RD或WR信号 T3周期 等待存储器或I/O存取数据完成 使数据在CPU与存储器或I/O之间传输 T4周期 写入数据,读/写总线周期的信号波形见下页图。,36,数据写入存储器时的总线操作 写总线周期,由ALE信号将地址锁存到地址锁存器,DEN=0并且DT/R=1时打开总线
15、缓冲器，将其放到系统数据总线上,此信号与M/IO信号共同构成存储器写控制信号，将数据写入存储器,37,数据从存储器读出的总线操作 读总线周期,DEN=0并且DT/R=0时打开总线缓冲器，将其放到CPU总线上，供CPU读入,较完整的读总线周期,此信号与M/IO信号共同构成存储器读控制信号,由ALE信号将地址锁存到地址锁存器,38,补充：80386CPU,主要特性： 全32位结构(ALU、BUS、Reg)，可处理8/16/32位数据 物理寻址空间232字节（4GB） 外部数据总线传输率为33MB/s 片内集成MMU，支持段式或页式虚拟存储管理和特权保护 虚存空间64TB，1MB或4GB/段，163
16、84段/任务 4级特权层：一般OS为0、1、2级，用户程序为3级 实地址方式、虚拟8086方式和保护方式 硬件支持多任务，一条指令可完成任务转换，转换时间17us 更先进的流水线结构：16字节指令队列 时钟速度：1633MHz,39,1. 内部结构,分三个部分： 总线接口单元（BIU） 与存储器和接口间的数据传送 中央处理单元（CPU） 指令预取部件、指令译码部件、执行部件 指令译码和执行 存储器管理单元（MMU） 段管理部件、页管理部件 地址转换、虚存管理,内部结构,40,2. 主要引线功能,D0D31 ：双向，32位数据总线 ； A2A31 ：输出，30位地址总线； BE0BE3 ：字节选
17、通输出，与30位地址线结合可 相当于32位地址； W/R：输出，写/读控制信号； D/C：输出，数据传送周期/控制周期； BS16：输入，有效则总线宽度为16位； ADS：输出，地址信号有效； NA：输入，下一地址请求信号； 其他信号与8086基本一致,41,80386的工作模式小结,实模式 只允许CPU访问第一个1MB存储器空间 实模式存储器/常规内存 每次加电/复位后默认的工作方式 存储单元的地址都由“段偏移”组成 保护模式 允许CPU访问所有存储器空间 段地址由描述符提供，描述符由选择子在描述符表中选择 分页机制 虚拟8086模式 在保护模式下模拟多个8086工作环境,地址转换,42,三
18、、Pentium 4 CPU简介,物理特性（三个版本） 2000.8 Willamette 0.18u铝工艺 1.4GHz 2.0GHz Socket 423/3400万晶体管，Socket 478/4200万晶体管 FSB 400/533MHz 12KOps+8KB L1+256KB L2 2001.2 Northwood 0.13u铝/铜工艺 1.6GHz 3.06GHz Socket 478，5500万晶体管 FSB 533/800MHz 12KOps+8KB L1+512KB L2+2MB L3(XE版本) 2004.2 Prescott 0.09u铜工艺 2.8GHz ？ Socke
19、t 478/SocketT，12500万晶体管 FSB 800MHz 16KOps+16KB L1+1MB L2,43,Pentium 4 CPU简介,Netburst体系结构 2个2x ALU1个1x ALU，两个2x AGU(地址) 超级流水线，20级 高级动态执行 乱序执行：一条指令暂时不能执行时，后面的指令可继续执行 推测执行：为保证流水线不间断，先执行再判断，发现预测错误时再返回错误点重新开始 同时执行126条指令 同时执行48个读取操作和24个存储操作 增强的分支预测能力 分支目标缓存BTB，可追踪4096个分支目标地址 新型缓存体系结构 12K微指令追踪缓存， 存放已执行过的指令，以便分支预测错误时能够立即恢复到错误的分支点 8KB L1数据缓存 256KB512KB L2高级传输缓存 4倍速总线接口 总线频率100MHz（133MHz）*4400MHz（533MHz） FSB,44,Pentium 4 CPU简介,增强的单指令多数据流指令集SSE2 144条128位多媒体指令 128位整数运算、128位双精度浮点运算 改善了视频、音频、3D图形、网络等领域的数据处理能力 存储管理基本同80386 基本运行环境,