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1、摘要21.电路的总体设计思路32.差分输入式的比较器电路及整流电路的设计42.1电路结构分析42.2电路参数计算52.1.1偏置电路52.1.2输入级62.1.3输出级72.3 电路的仿真73.由两相反向的时序脉冲控制的电压倍增电路的设计83.1电路结构分析83.2电路参数93.3电路的仿真94.版图的设计114.1版图设计的基本知识114.1.1 MOS晶体管的绘制114.1.2多晶硅电容的绘制114.1.3焊盘pad的绘制124.1.4保护环的绘制134.2.版图的绘制过程134.2.1工艺选择与替换设置134.2.2 器件的分层绘制134.2.3正确的布线144.2.4 保护环绘制144
2、.2.5 DRC检查154.2.6提取网表文件154.3仿真及特性分析164.3.1仿真命令164.3.2仿真波形165.设计总结17参考文献17附录18摘要近年来,随着无线技术的不断进步,使得电子设备和传感器等系统应用范围不断扩大,已广泛应用于民用、医学、军事等领域。传统的电化学电池供电方式存在着寿命短、需要经常更换、储存能量有限等缺点,且在某些条件下更换电池过程复杂,成本很高或根本就不可能实现更换。因此,新的供电技术研究显得非常迫切。 振动能是自然环境中广泛存在的一种能量,振动式发电机可将其提取并转换为可直接使用的电能。基于振动的能量采集方法一般有三种：压电式、静电式和电磁式。相对于静电、
3、电磁式,压电能量采集器具有结构简单、能量密度高、寿命长等优点,而备受关注。本文主要基于悬臂梁结构的压电能量采集器，通过PZT压电材料的压电效应,将振动机械能转化为电能。然后将采集到的微弱AC交流信号进行整流，变为DC直流信号，再进行放大，为后续电路的工作提供能量。主要内容：1.差分输入式的产生两相反向的时序脉冲及整流电路； 2. 由两相反向的时序脉冲控制的电压倍增电路。 先利用EDA软件（如OrCAD）进行电路的设计，参数的设置及前仿真；达到设计要求后，再利用版图设计软件（如L-Edit）进行版图设计，在满足相应设计规范及相应性能指标，并从版图中提取T-Spice文件进行后仿真，并与前仿真性能
4、指标相比对直到符合要求。关键词：压电能量采集、ACDC转换、倍增电路1.电路的总体设计思路首先通过PZT传感器采集外部的能量将其转化为电能，然后将采集到的微弱AC交流信号通过整流电路进行整流，变为DC直流信号，再通过产生的两相反向的时序脉冲控制的电压倍增电路进行放大，为后续电路的工作提供能量。电路的系统框图如下2.差分输入式的比较器电路及整流电路的设计2.1电路结构分析运算放大器的设计可以分为两个较为独立的两个步骤。第一步是选择或搭建运放的基本结构，绘出电路结构草图。 电路的主要部分为偏置电路、输入级放大电路和输出级放大电路。偏置电路由M1M2和M10M16等组成，其中M1、M2组成镜像电流源
5、，M10分别与M11、M14、M15和M16组成镜像电流源，为输入级和输出级提供合适的偏置电流，确定各级静态工作点。M15和M16还作为输出级的负载。输入级放大电路由M3M7和M12M13等组成，采用差分式的输入级，M12和M13组成NMOS的差分对。差分输入与单端输入相比可以有效抑制共模信号干扰；M4M7为输入级有源负载，有源负载增大了输出增益的放大倍数。M12和M13为第一级差分输入跨导级，将差分输入电压转换为差分电流。M4M7 为输入级负载，将差模电流恢复为差模电压输出。一输出端还接到M4和M6栅极以提供偏置电压。M3作为负载还为M5和M7栅极提供偏置电压。输出级放大电路由M8M9等组成
6、，M8和M9分别构成共源放大器，M15和M16为输出级的负载，输出产生1和2两相反向的时序脉冲。2.2电路参数计算 第二步就要选择直流电流，手工设计管子尺寸，以及设计补偿电路等，这个步骤包含了电路设计的绝大部分工作。为了满足运放的交流和直流要求，所有管子都应被设计出合适的尺寸。然后在手工计算的基础上，运用计算机模拟电路可以极大的方便对电路进行调试和修改。2.1.1偏置电路标准电流M2的漏极电流为 从而，M3漏极电流为 依次可得 输入级偏置电流 输出级偏置电流 ， 2.1.2输入级差分输入级的等效电路如下：其中，跨导Gm2=Gm1=Gm=R1为M13等效的输出电阻，即R1=R2，R3分别为M6，
7、M7等效的输出电阻，即R2=，R3=电路中忽略了M7衬底的偏置效应。等效电阻 输出电压为 2.1.3输出级输出级组成共源放大器。作为的反相输出，形成互为反相的矩形脉冲。2.3 电路的仿真 最终确定的电路图如下：3.由两相反向的时序脉冲控制的电压倍增电路的设计3.1电路结构分析初步搭建的电路：由比较器电路产生的，反相的时序脉冲控制M17M20的关断，通过电容存储电荷的功能实现电压的倍增。当处于高电平，处于低电平时，M18和M19管断开，M17和M20管导通接地，通过电容形成通路，此时输入电压向电容充电；在下一个脉冲，当处于低电平，处于高电平时，M18和M19管导通，M17和M20管断开，输入电压
8、与电容两端电压叠加，送到输出端，形成输出信号电压的倍增。电路仿真时需要加一个电容负载，电容不能太小，否则输出会有一定的纹波3.2电路参数通过对倍增电路的分析，可以确定M17,M18,M19,M20及电容的参数。其中M17宽长比为10u/2u , M18 宽长比为5u/2uM19宽长比为5u/2u ， M20宽长比为10u/2u电容C1 ，C2均为1n，负载电容为1n。3.3电路的仿真最终确定的电路图如下：最终的完整电路图：4.版图的设计4.1版图设计的基本知识4.1.1 MOS晶体管的绘制最基本、简单的mos管的绘制要用到select层、active层、poly层、contact层 以及met
9、al1 层，在遵循一定的规则上绘出基本的mos器件。要注意晶体管的放置要保证晶体管内部电流方向一致，如图2.1所示图4.1 晶体管放置示意图4.1.2多晶硅电容的绘制电容中要用到Poly、Poly2、Metal1、Poly Contact、Poly2 Contact、Capacitor ID等图层，电容的有效面积是Poly、Poly2的正对面积，也就是Poly2的面积。多晶硅电容的版图如图2.2所示。该电容器的电容计算公式为：，其中是指栅氧化层的单位面积电容，为上下电极与栅氧化层公共的面积大小。图4.2 多晶硅电容的版图4.1.3焊盘pad的绘制为了使集成电路与外部环境相连，需要在芯片的四周设
10、置大的压焊块(PAD，也称为焊盘)，并将它与电路中的节点连接。焊盘的尺寸与结构由电路的可靠性和为内引线键合过程中的偏差留出的余量决定。其中Metal1：102102；Metal2；100100；Overglass：8888；Via：9090；Pad Comment：100100。图4.3 pad版图4.1.4保护环的绘制P管用N型保护环，N管用P型保护环。保护环由select、active、active contact、metal层组成。N型保护环的select层用nselect，P型保护环的select层用pselect。图4.4. P型保护环4.2.版图的绘制过程 4.2.1工艺选择与替换
11、设置此次版图所用工艺为MOSIS/ORBIT 1.2u SCNA。（设置替换路径为：C:program filesTanner EDATanner Tools v13.1L-Edit and LVSTechMosismorbn12）。替换设置后，将设置-设计-technology下的technology to micro map 改为：1 Lambda= microns。4.2.2 器件的分层绘制此次版图共分为两层，第一层为PMOS层，第二层为NMOS层。根据电路图中器件的位置、及尺寸合理布局，此次布局如下： 第一层：M1,M2,M3,M4,M5,M6,M7,M8,M9,M14,M17,M18
12、,M19,M20,M21；第二层：M10,M11,M12,M13,M14,M15,M16 ;电容C1 、C2、 C3放入第二层。4.2.3正确的布线正确的布线是后面仿真正确的重要保证，所以布线时一定要认真细致，避免出错。4.2.4 保护环绘制版图保护环的作用有两个：一是为了防止CMOS集成电路中闩锁效应的发生；二是提高场开启电压，防止寄生MOS管的导通。闩锁效应是指CMOS集成电路中由于寄生效应引起的VDD与VSS之间的短路。闩锁效应是CMOS集成电路中特有的寄生效应，它通常会破坏芯片的功能，严重时将导致电路的功能失效，甚至烧毁芯片。4.2.5 DRC检查在一次器件绘制完成后，可进行DRC检查
13、，检查器件是否绘制错误。 得到最终的版图：4.2.6提取网表文件在版图设计完成之后，将版图转化为网表文件，为后续的仿真作准备。4.3仿真及特性分析4.3.1仿真命令打开生成的T-spice网表，在“.SUBCKT Cell0”后“.ends”前添加如下命令：.include H:ml2_125.mdVVCC VCC GND 3vvin vin gnd dc 1.1 SIN (1.1 0.2 1k).tran 30m 30m start=0.print tran v(out,gnd).print tran v(vin,gnd)4.3.2仿真波形在输入命令后，得到如下波形：在直流偏置约1.1V，交
14、流小信号幅值0.2V的输入信号下，得到整流信号约1V左右，得到的输出信号约1.8V左右，大致满足设计的要求。5.设计总结本文设计了压电能量采集的AC-DC有源全波整流电源电路。在设计过程中，首先根据设计的目的和要求，搭建好大致电路的基本结构；然后，根据设计指标和运放的交流和直流要求，确定管子合适的宽长比，在手工计算的基础上，运用计算机模拟电路，得到仿真的结果并分析结果；如果结果正确，就可以进入下一步的版图设计。版图设计遵循一定的基本规则，在完成版图之后，进行DRC检查无误后，提取出网表进行后续仿真，如果后仿真结果与前仿真结果相对应即完成设计过程。 在设计的过程中，通过和同学的讨论分析，熟悉了运
15、放设计的一般步骤，对CMOS电路的运放有了更深的理解，对所学到的知识有了更直接的认识；还有对OrCAD，L-edit等软件绘制图形更熟悉，也掌握了很多的设计技巧。总之，此次设计有了很大的收获。不过设计过程也有很多的不足，如考虑问题不够全面，如电路的功耗，噪声等没有进行更多的分析；如倍增效果还不够理想，还可以更加优化。总之，通过此次设计加深了新的集成电路的知识，促进理论向实践转化，巩固了所学的内容。通过仿真分析，发现设计优化对集成电路的应用至关重要，这是本次设计实践的重要收获。参考文献1 吴建辉. CMOS模拟集成电路分析与设计M. 北京：电子工业出版社. 2004.10. 2 陈中建. CMO
16、S电路设计布局与仿真M. 北京：机械工业出版社. 2006. 1. 3 廖裕评，陆瑞强. 集成电路设计与布局实战指导M. 北京：科学技术出版社. 2004.4. 附录网表文件：.include H:ml2_125.md* Warning: Layers with Unassigned FRINGE Capacitance.* * C1 out 17 C=173.10672f $ (233.5 166 347.5 280)C2 VCC 17 C=173.10672f $ (-51 165.5 63 279.5)C_U28/C1 out gnd C=1.0043997n $ (310.5 11.5
17、 340.5 41.5)M1 13 9 10 12 PMOS L=1.2u W=3u AD=11.7p PD=13.8u AS=11.7p PS=13.8u $ (229 13 231 18)M2 out 9 5 12 PMOS L=1.2u W=3u AD=11.7p PD=13.8u AS=11.7p PS=13.8u $ (312 61.5 314 66.5)M3 gnd 4 13 12 PMOS L=1.2u W=6u AD=28.8p PD=21.6u AS=30.6p PS=22.2u $ (267.5 0 269.5 10)M4 VCC 4 9 12 PMOS L=3u W=6u
18、 AD=30.6p PD=22.2u AS=17.1p PS=11.7u $ (258 84 263 94)M5 9 4 VCC 12 PMOS L=3u W=6u AD=17.1p PD=11.7u AS=14.4p PS=10.8u $ (243.5 84 248.5 94)M6 VCC 4 9 12 PMOS L=3u W=6u AD=14.4p PD=10.8u AS=15.3p PS=11.1u $ (230.5 84 235.5 94)M7 9 4 VCC 12 PMOS L=3u W=6u AD=15.3p PD=11.1u AS=27p PS=21u $ (217 84 222
19、 94)M8 5 4 10 12 PMOS L=1.2u W=6u AD=28.8p PD=21.6u AS=30.6p PS=22.2u $ (201 29.5 203 39.5)M9 4 6 VCC 12 PMOS L=3u W=6u AD=25.2p PD=20.4u AS=12.6p PS=10.2u $ (180 85.5 185 95.5)M10 VCC 6 4 12 PMOS L=3u W=6u AD=12.6p PD=10.2u AS=13.5p PS=10.5u $ (168 85.5 173 95.5)M11 4 6 VCC 12 PMOS L=3u W=6u AD=13.
20、5p PD=10.5u AS=25.2p PS=20.4u $ (155.5 85.5 160.5 95.5)M12 10 9 VIN 12 PMOS L=1.2u W=3u AD=11.7p PD=13.8u AS=5.4p PS=6.6u $ (79.5 10 81.5 15)M13 VIN 9 10 12 PMOS L=1.2u W=3u AD=5.4p PD=6.6u AS=9.9p PS=12.6u $ (71.5 10 73.5 15)M14 6 16 7 12 PMOS L=3u W=6u AD=14.4p PD=10.8u AS=25.2p PS=20.4u $ (111.5
21、49 116.5 59)M15 6 16 7 12 PMOS L=3u W=6u AD=14.4p PD=10.8u AS=23.4p PS=19.8u $ (98.5 49 103.5 59)M16 8 16 11 12 PMOS L=3u W=6u AD=25.2p PD=20.4u AS=14.4p PS=10.8u $ (48.5 49 53.5 59)M17 11 16 8 12 PMOS L=3u W=6u AD=14.4p PD=10.8u AS=23.4p PS=19.8u $ (35.5 49 40.5 59)M18 7 11 VCC 12 PMOS L=6u W=6u AD
22、=16.2p PD=11.4u AS=28.8p PS=21.6u $ (112.5 82.5 122.5 92.5)M19 7 11 VCC 12 PMOS L=6u W=6u AD=16.2p PD=11.4u AS=23.4p PS=19.8u $ (93.5 82.5 103.5 92.5)M20 VCC 11 8 12 PMOS L=6u W=6u AD=28.8p PD=21.6u AS=16.2p PS=11.4u $ (49 82.5 59 92.5)M21 8 11 VCC 12 PMOS L=6u W=6u AD=16.2p PD=11.4u AS=23.4p PS=19.
23、8u $ (30 82.5 40 92.5)M22 16 16 VCC 12 PMOS L=3u W=3u AD=10.8p PD=13.2u AS=10.8p PS=13.2u $ (9.5 46.5 14.5 51.5)M23 gnd gnd VCC 12 PMOS L=6u W=6u AD=32.4p PD=22.8u AS=39.6p PS=25.2u $ (-47.5 72.5 -37.5 82.5)M24 15 gnd VCC 12 PMOS L=6u W=6u AD=32.4p PD=22.8u AS=39.6p PS=25.2u $ (-17.5 72.5 -7.5 82.5)
24、M25 6 10 14 17 NMOS L=3u W=6u AD=28.8p PD=21.6u AS=16.2p PS=11.4u $ (106.5 -87.5 111.5 -77.5)M26 14 10 6 17 NMOS L=3u W=6u AD=16.2p PD=11.4u AS=27p PS=21u $ (92.5 -87.5 97.5 -77.5)M27 11 VIN 14 17 NMOS L=3u W=6u AD=28.8p PD=21.6u AS=16.2p PS=11.4u $ (60 -87.5 65 -77.5)M28 14 VIN 11 17 NMOS L=3u W=6u
25、 AD=16.2p PD=11.4u AS=27p PS=21u $ (46 -87.5 51 -77.5)C_U27/C1 5 13 C=1.0043997n $ (278.5 -122 308.5 -92)C_U26/C1 10 gnd C=1.0043997n $ (213 -122 243 -92)M29 gnd 15 9 17 NMOS L=3u W=3u AD=11.7p PD=13.8u AS=5.4p PS=6.6u $ (180.5 -122 185.5 -117)M30 9 15 gnd 17 NMOS L=3u W=3u AD=5.4p PD=6.6u AS=5.85p
26、PS=6.9u $ (169.5 -122 174.5 -117)M31 gnd 15 9 17 NMOS L=3u W=3u AD=5.85p PD=6.9u AS=10.8p PS=13.2u $ (158 -122 163 -117)M32 4 15 gnd 17 NMOS L=3u W=3u AD=10.8p PD=13.2u AS=5.85p PS=6.9u $ (135 -122 140 -117)M33 gnd 15 4 17 NMOS L=3u W=3u AD=5.85p PD=6.9u AS=9.9p PS=12.6u $ (123.5 -122 128.5 -117)M34
27、 14 15 gnd 17 NMOS L=6u W=6u AD=27p PD=21u AS=17.1p PS=11.7u $ (93 -124 103 -114)M35 gnd 15 14 17 NMOS L=6u W=6u AD=17.1p PD=11.7u AS=27p PS=21u $ (73.5 -124 83.5 -114)M36 gnd 15 16 17 NMOS L=6u W=6u AD=37.8p PD=24.6u AS=36p PS=24u $ (7.5 -115.5 17.5 -105.5)M37 gnd 15 15 17 NMOS L=6u W=6u AD=37.8p P
28、D=24.6u AS=36p PS=24u $ (-17.5 -115.5 -7.5 -105.5)C3 gnd 17 C=173.10672f $ (231.5 -297 345.5 -183)C4 VIN 17 C=173.10672f $ (-40 -298.5 74 -184.5)VVCC VCC GND 3vvin vin gnd dc 1.1 SIN (1.1 0.2 1k).tran 30m 30m start=0.print tran v(out,gnd).print tran v(vin,gnd)* Total Nodes: 18* Total Elements: 44* Total Number of Shorted Elements not written to the SPICE file: 0* Output Generation Elapsed Time: 0.023 sec* Total Extract Elapsed Time: 0.520 sec.END